CPRI協(xié)議99269

1、前言隨著通信技術(shù)的發(fā)展，標(biāo)準(zhǔn)化的基帶-射頻接口越來(lái)越受到各廠 家的關(guān)注，在近幾年內(nèi)相繼出現(xiàn)了 CPRI、OBSAI、TDRI接口標(biāo)準(zhǔn)。C PRI作為通用開(kāi)放接口標(biāo)準(zhǔn)，由于其實(shí)現(xiàn)上的經(jīng)濟(jì)簡(jiǎn)便性受到了多方 廠家的支持，設(shè)備供應(yīng)商相繼推出了基于CRPI協(xié)議標(biāo)準(zhǔn)的拉遠(yuǎn)產(chǎn)品, 另一方而基于CRPI協(xié)議的交換機(jī)和路由器也在逐漸的成熟和推廣。 開(kāi)放的通用接口為3G基站產(chǎn)品節(jié)約成本、提高通用性和靈活性提供 了方便。CPRI協(xié)議由愛(ài)立信、華為、NEC、北電和西門(mén)子五個(gè)廠家聯(lián)合發(fā) 起制定，用于無(wú)線通訊基站中基帶到射頻之間的通用接口協(xié)議，對(duì)其 它組織和廠家開(kāi)放。CPRI大部分內(nèi)容主要針對(duì)WCDMA標(biāo)準(zhǔn)，為其可 實(shí)現(xiàn)

2、良好服務(wù)。經(jīng)分析，CPRI協(xié)議同樣適用于TD-SCDMA第三代移動(dòng) 通訊標(biāo)準(zhǔn)。CPRI協(xié)議橫向分為物理層和數(shù)據(jù)鏈路層；縱向分為用戶 平而、控制管理平面和同步平而，具有圖1所示的結(jié)構(gòu)。硬件構(gòu)架與實(shí)現(xiàn)CPRI協(xié)議分析儀主要實(shí)現(xiàn)射頻單元、基帶單元的功能模擬。一 方而采集數(shù)據(jù)進(jìn)行協(xié)議分析，另一方面則產(chǎn)生模擬數(shù)據(jù)進(jìn)行協(xié)議發(fā) 送?；趫D1的協(xié)議結(jié)構(gòu)，分析儀由控制器、CPRI協(xié)議處理器、時(shí) 鐘處理以及對(duì)外接口四個(gè)主要功能單元構(gòu)成，支持614.4Mbps、1.22 88Gbps和2. 4576Gbps三種數(shù)據(jù)速率，原理框圖如圖2示。協(xié)議分析儀上高速信號(hào)較多，單組總線寬達(dá)64位，時(shí)鐘速率66.6MHz,差分線對(duì)

3、速率2. SGbpso對(duì)丁寬數(shù)據(jù)總線和快時(shí)鐘速率，信號(hào) 集成設(shè)計(jì)至關(guān)重要，一方面要保證每一個(gè)關(guān)鍵信號(hào)的信號(hào)完整性，同 時(shí)在時(shí)序上需要滿足接收芯片對(duì)于信號(hào)采樣點(diǎn)的需求，以保證穩(wěn)定無(wú) 誤的采樣。木設(shè)計(jì)中采用了 Cadence提供的SigXplorer仿真設(shè)計(jì)匸 具，以IBIS作為仿真模型，對(duì)關(guān)鍵信號(hào)進(jìn)行了預(yù)仿真和布線后仿真, 同時(shí)對(duì)關(guān)鍵鏈路進(jìn)行了嚴(yán)格的時(shí)序裕度計(jì)算。文章限于篇幅，以部分 關(guān)鍵鏈路和關(guān)鍵信號(hào)的設(shè)計(jì)為例來(lái)展開(kāi)，其他內(nèi)容在此不再贅述。差分信號(hào)的端接和匹配CPRI分析儀板卡上存在LVDS CML和LVPECL等多種差分電平， 不同電平之間的互連需要精心地設(shè)計(jì)他們之間的匹配和端接，以實(shí)現(xiàn) 穩(wěn)

4、定可靠的工作。LVPECL到LVDS之間采用DC耦合，圖3和圖4顯 示了 61. 44MHz時(shí)鐘在這種設(shè)計(jì)下的參數(shù)和仿真結(jié)果。時(shí)序計(jì)算分析所有的同步時(shí)序單沿采樣分析建立在如下兩個(gè)時(shí)序閉環(huán)公式的基礎(chǔ)上：公式：公式中各參數(shù)的含義及其來(lái)源可參考下表：Tswitch和T flight參數(shù)是唯一通過(guò)仿真來(lái)得到的參數(shù)，其準(zhǔn) 確性依賴于對(duì)IBIS模型的正確使用，Cadence仿真工具SigXplorer 可以直接生成仿真結(jié)果參數(shù)報(bào)表，比較方便。需要注意的是，驅(qū)動(dòng) 管腳的BufferDelay參數(shù)需要處理好，否則可能引起這一參數(shù)在時(shí)序 裕度計(jì)算過(guò)程中重復(fù)參與，表1至表6是主控器與外設(shè)之間的時(shí)序裕 度計(jì)算過(guò)程和

5、結(jié)果。仿真計(jì)算結(jié)果顯示，SDRAM采樣保持時(shí)間不足，在實(shí)際操作中， 將MCP的時(shí)鐘相位相對(duì)SDRAM時(shí)鐘的相位滯后0. 6ns解決問(wèn)題。實(shí)際信號(hào)測(cè)試控制信號(hào)的實(shí)測(cè)眼圖及其與采樣時(shí)鐘的相位關(guān)系見(jiàn)圖5、圖6o根據(jù)實(shí)測(cè)數(shù)據(jù)推算，地址信號(hào)和數(shù)據(jù)信號(hào)在SDRAM處的采樣時(shí)間 裕度分別為2. 8ns和1. 2ns,與仿真計(jì)算結(jié)果一致。結(jié)論通過(guò)嚴(yán)格的信號(hào)仿真和時(shí)序裕度計(jì)算，實(shí)時(shí)的調(diào)整設(shè)計(jì)和對(duì)板卡 的布局布線優(yōu)化后，板卡性能表現(xiàn)良好，同時(shí)也減少了 PCB的改版設(shè) 計(jì)次數(shù)，節(jié)約了研發(fā)成本。在GHz級(jí)的設(shè)計(jì)中，PCB的設(shè)計(jì)非常重要, 傳輸線的特性阻抗控制，過(guò)孔的特性阻抗控制，端接匹配的設(shè)計(jì)對(duì)信 號(hào)的影響不容忽略。對(duì)于過(guò)孔，由于成木和性能上需要均衡，多層板 卡的無(wú)用焊盤(pán)引入的電容負(fù)載增大，在后續(xù)的EDA制圖工具中，支 持