EDA移位相加8位硬件乘法器電路設(shè)計(jì)

1、CHANGZHOU UNIVERSITY課程名稱：FPGA設(shè)計(jì)題目：移位相加8位硬件乘法器電路設(shè)計(jì)學(xué)生姓名：學(xué)院（系）：信息科學(xué)與工程學(xué)院專業(yè)班級(jí)：_產(chǎn)品設(shè)計(jì)需求說(shuō)明本產(chǎn)品實(shí)現(xiàn)的功能：比較方便地實(shí)現(xiàn)兩個(gè)8位二進(jìn)制數(shù)的乘法運(yùn)算。設(shè)計(jì)參數(shù)使用的芯片/硬件平臺(tái)GW48實(shí)驗(yàn)系統(tǒng)軟件平臺(tái)W ind owsXP+Muxplu sll 10.1二、方案設(shè)計(jì)及實(shí)現(xiàn)1、系統(tǒng)實(shí)現(xiàn)原理和總體框圖該乘法器是由8位加法器構(gòu)成的以時(shí)序方式設(shè)計(jì)的8位乘法器。其乘法 原理是：乘法通過(guò)逐項(xiàng)移位相加原理來(lái)實(shí)現(xiàn)，從被乘數(shù)的最低位開(kāi)始，若為 1,則乘數(shù)左移后與上一次的和相加；若為0,左移后以全零相加，直至被乘 數(shù)的最高位。從下圖可以

2、清楚地看出此乘法器的工作原理。在下圖中，START信號(hào)的上跳沿及其高電平有兩個(gè)功能，即16位寄存 器清零和被乘數(shù)A7.O向移位寄存器SREG8B加載；它的低電平則作為乘法 使能信號(hào)。CLK為乘法時(shí)鐘信號(hào)。當(dāng)被乘數(shù)被加載于8位右移寄存器SREG8B 后，隨著每一時(shí)鐘節(jié)拍，最低位在前，由低位至高位逐位移出。當(dāng)為1時(shí)， 與門ANDARITH打開(kāi)，8位乘數(shù)B7.O在同一節(jié)拍進(jìn)入8位加法器，與上一 次鎖存在16位鎖存器REG16B中的高8位進(jìn)行相加，其和在下一時(shí)鐘節(jié)拍 的上升沿被鎖進(jìn)此鎖存器。而當(dāng)被乘數(shù)的移出位為0時(shí)，與門全零輸出。如 此往復(fù)，直至8個(gè)時(shí)鐘脈沖后，乘法運(yùn)算過(guò)程中止。此時(shí)REG16B的輸出

3、值 即為最后的乘積。此乘法器的優(yōu)點(diǎn)是節(jié)省芯片資源，它的核心元件只是一個(gè) 8位加法器，其運(yùn)算速度取決于輸入的時(shí)鐘頻率。本設(shè)計(jì)采用層次描述方式，且用原理圖輸入和文本輸入混合方式建立描 述文件。下圖是乘法器頂層圖形輸入文件，它表明了系統(tǒng)由8位右移寄存器 （SREG8B）、8位加法器（ADDER8）、選通與門模塊（ANDARITH）和16 位鎖存器（REG16）所組成，它們之間的連接關(guān)系如下圖所示。原理框圖：t輸出移位相加硬件乘法器電路原理圖2、主要模塊之8位右移寄存器模塊的設(shè)計(jì)模塊說(shuō)明：輸入為Clkjoad和din、輸出為qb。模塊的主要功能是數(shù)據(jù)右移8位右移寄存器工作流程圖源代碼:-File:sr

4、eg8b.vhd -Designer:談鵬 -Module: clock -Description:-Simulator:MAX plusll 10.0.9/Wmdow XP Synthesizer: MAX plusll 10.0.9/Window XP-Date:2011/05/02-Modify date:2011/05/02LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY sregSb ISPORT(clk:IN STD_LOGIC; LOAD IN STD_LOGIC; dm:IN STD_LOGIC_VECTOR(7 DOWNTO 0)

5、; qb:OUT STD_LOGIC);END sregSb;ARCHITECTURE behave OF sregSb ISSIGNAL 1 eg8: STD_LOGIC_VECTOR(7 DOWNTO 0);BEGINPROCESS(clk,load)BEGINIF load='l'THEN reg8<=din;ELSIF CLK'EVENT AND CLK=TTHEN reg8(6 DOWNTO 0)<=ieg8(7 DOWNTO 1);END IF;END PROCESS; qb<=ieg8(0);END behave;仿真圖D 色口 <

6、3k?金艮易心図廚皿務(wù)國(guó)（£5毋建棗獰瓷戲Ref |0 Ons1 ! Time |3623nsInterval |352 8ns恥恥60)ns100 Chs150 0ns200 Ons250 Ons300 Ons350 0ns4(1 1 1 1 1 1n-LOADi*-elkJ-Ln nrLrLrLTLTLrLrLrLJLrLrLrLnLrLr2 qbUK7 dm33、主要模塊之8位加法寄存器模塊的設(shè)計(jì)模塊說(shuō)明：輸入為b,a,輸出為s。模塊的主要功能是實(shí)現(xiàn)兩個(gè)8位數(shù)的加法運(yùn)算。8位加法寄存器的工作流程圖源代碼:-File:addei &vhd-Designer:談鵬-Modu

7、le: clock-Description:-Simulator:MAX plusll 10.0.9AVmdow XP-Synthesizer: MAX plusll 10.0.9AVindow XP-Date:2011/05/02-Modify date:2011/05/02LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adders ISPORT(b,a:IN STD_LOGIC_VECTOR(7 DOWNTO 0); s:OUT STD_LOGIC_VECTOR(8 DOWNT

8、O 0); END adderS;ARCHITECTURE behave OF adderS ISBEGINs<=,0,&a+b;END behave;仿真圖W 4覘國(guó)旦& 泊IB賠 氣鎳公 £ 呦Name20.0ns40.0ns60.0ns30.0ns1叫026D7A0E7120 0ns140.0ns160 Ons4.主要模塊之選通與門模塊的設(shè)計(jì)模塊說(shuō)明輸入為abm和dm,輸出為dout模塊的主要功能是完成8位與1位運(yùn)算。選通與門模塊的工作流程圖開(kāi)始1=0源代碼:-File: andarith.vhd-Designer:談鵬-Module: clock-Des

9、cription:-Simulator:MAX plusll 10.0.9/Wmdow XP -Synthesizer: MAX plusll 10.0.9,Window XP -Date:2011/05/02-Modify date:2011/05/02LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY andanth ISPORT(abm:IN STD_LOGIC;dm:IN STD_LOGIC_VECTOR(7 DOWNTO 0); dout:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); END andanth;ARCHI

10、TECTURE behave OF andanth ISBEGINPROCESS(abin,din)BEGINFOR I IN 0 TO 7 LOOP DOUT(I)<=DIN AND ABIN;END LOOP;END PROCESS;END behave;仿真圖Start |52 4ns|*| End- |52 8ns| intefvnP |04nsName_50 0ns100 0ns150 0ns200,0ns250 0ns300 0ns350,0ns40i3nr- abin din dout4F4FY005、主要模塊之16位鎖存器的設(shè)計(jì)模塊說(shuō)明：輸入為clk,cl和d,輸出為q。

11、 模塊的主要功能是將數(shù)據(jù)鎖存。16位鎖存器工作流程圖源代碼:-File:regl6b.vhd -Designer:談鵬 -Module: clock -Description:-Simulator:MAX plusll 10.0.9/Wmdow XP-Synthesizer: MAX plusll 10.0.9,Window XP-Date:2011/05/02-Modify date:2011/05/02LIBRARY 圧 EE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY leg 16b ISPORT(clk,cli:IN STD_LOGIC;d:IN STD_LO

12、GIC_VECTOR(8 DOWNTO 0); q:OUT STD_LOGIC_VECTOR( 15 DOWNTO 0);END regl6b;ARCHITECTURE behave OF reg 16b ISSIGNAL R16S:STD_LOGIC_VECTOR( 15 DOWNTO 0); BEGINPROCESS(clk,cli)BEGINIF clTTHEN R16S<=(OTHERS=>'0,);ELSIF CLKrEVENT AND CLK=TTHENR16S(6 DOWNTO 0)<=R16S(7 DOWNTO 1);R16S(15 DOWNTO 7)

13、<=D;END IF;END PROCESS;q<=R16S;END behave;仿真圖©艮直園松占！3國(guó)彥ISiS目 筆戀聲聲 迥 Ref: |0 Ons|l*d TimeInterl: |l65n&|Hame弋b Value .20 One40 Qis60 Ons80 Ons100 Ons« 1 1 1 1 1120 Ons140 Ons160 Ons180 Ons200 0ns1 1 1 1 122(Clr0rlelk0_r l _rn_n _rJJI產(chǎn)dH02F02FHOOOOCOOO ；(1780 X 17C0 X00001780 J 17C

14、0oooo抄 R16SHOOOOOTOO ：1760 X 17C0 XCOOO1760 X 17C0oooo:節(jié)三、仿真及延時(shí)分析系統(tǒng)總體仿真圖（時(shí)序仿真）1_J K_/ g jr O1Z ka/ X33/ u300.0ns1159Ife50.0ns100.0ns1150 0ns1200.0ns1250 0ns1| Int&val “36 22OFa7 0 云* doift15.0 莎 doiiti15.8IstegBb 1|dm 葩 |reg16b 3|q 葩 9916b 3IR16S & landanth 4|dm 前 |3dder8 s|ackh0lEb.3Rld?.lb

15、O2 4w/0.l：fg1Eb.3Rl6$8lbO4%5/O.QlSbll：fg1Eb.3Rl6S9lbO6 5/0.01561?W0.gb24 Sns/O.ChsIteglGblRlGGlDbO9.4rW0.Ch 纟bl9 Ens/O.Chsb27&加 O.Ch 纟b351m/0.Ch5|teg1Eb3R1S11t>0I33i 對(duì) QChcbl13.4n?>0.(hjt>210.9ric；QChfb33 Ch?/O.Chsbd.ths/O.QisheglEbJElQfXki2330 Y 2035210176 ( 25JJ0 丫 33072 斤 3G888 孔796

16、39730(10227 門065 * 558門(3064410G74 丫 J0G8只 4069G 門亍0 79 39 X 99 X 129 廠HTj 151 廠鬲了 佔(zhàn)7 廠158253 20362 ：( 10176 X 25440 33072 斤 3G388 3879G 397" ；G莎鼻 4Q466 乂 4684 X 40644 40674 ：口麗)4D696 燉 勺 麗莎X 10仃6 ；(1頑1( 33072 癥軻(38796 39760 j 40227 X 4Q4仍 門麗了軻如 利舁二 門麗4069$ 何I459：廠="飛卻 I射;(函一廠憶廠尸門(偌K偉廠X佔(zhàn)a=系統(tǒng)延時(shí)分析圖Delay Matrixdo切douil-1：U2d”3d"4如61：U7dcu8do旳ocuiionull0”124ala2«3d5拐a7Wb1h2b?b4t5礙07dklQChi10E10g10 (h5lQSnjKJEioa3.畑Eg96r®9建立/保持時(shí)間分析Setup/Hold Time Analysis頻率分析Registered PerformaneeClock: I elk (10paths)Source: Isreg8b:1 |