數(shù)字電子技術(shù)基本課后答案解析全解主編楊春玲王淑娟

1、第3章邏輯代數(shù)及邏輯門【3-1】填空1、與模擬信號相比，數(shù)字信號的特點是它的離散性。一個數(shù)字信號只有兩種取值分別表示為0和1。2、布爾代數(shù)中有三種最基本運算:或 和在此基礎(chǔ)上又派生出五種基本運算，分別為與非、或非、異或、同或和與或非。有”3、與運算的法則可概述為： 有“0”出 0 ，全“1”出1 ;類似地或運算的法則為1 ”出” 1 ”，全” 0 ”出” 0”。4、摩根定理表示為:5、函數(shù)表達式Y(jié)則其對偶式為丫 =6、根據(jù)反演規(guī)則，若 Y，則7、指出下列各式中哪些是四變量A B C D 的最小項和最大項。在最小項后的（）里填入m i，在最大項后的（）里填入Mi,其它填X（ i為最小項或最大項的

2、序號）。(1) A+ B+ D (X );(2)(m7 );(3) ABC ( X ) AB(C+ D) (X);(M 9 );A+B+CD (X );8、函數(shù)式F=AB+BC+CD 寫成最小項之和的形式結(jié)果應(yīng)為(3,6,7,11,12,13,14,15),寫成最大項之積的形式結(jié)果應(yīng)為0,1,2,4,5,8,9,10 )9、對邏輯運算判斷下述說法是否正確，正確者在其后（）內(nèi)打?qū)μ?，反之打Xo(1 )若 X+Y =X+Z，貝U Y=Z ; ( X )(2)若 XY=XZ，貝y Y=Z ; ( X )(3) 若 X Y=X Z,則 Y=Z ; (V )【3-2】用代數(shù)法化簡下列各式(1) Fi =

3、 ABC AB 1(2) F2 = ABCDABD ACDAD(3) F3 AC ABC ACD CD F4 a B C (A BC) (A B C)A CDA BC【3-3】用卡諾圖化簡下列各式(1)F1BCABABC(2)F2ABBCBCABCABF3ACACBC BC(4)F4 ABC abd aCdcdaBc AcdABAcBCAd或F5ABCACAbd(6)F6 ABcdABCad ABCABACBdABCcdF7ACABBCD bdabdAbcd(8)F8ACAcbd bdA BD BDAbcdAbcdabcdabcd(9)F9A(CD)BCD ACD ABCD cd Cd(10)

4、 F10 =F10ACAb BCDBECdecAbACbdEC(1) Pi(A,B,C)=m(0,1,2,5,6,7) AB AC BCP2(A,B,C,D)=m(0,1,2,3,4,6,7,8,9,10,11 ,14)ACad b cd P3(A,B,C,D)=m(0,1,4,6,8,9,10,12,13,14,15) AB BC AD BD P4 (A,B,C,D)= M1 ?MA BC BC D【3-4】用卡諾圖化簡下列各式【3-5】用卡諾圖化簡下列帶有約束條件的邏輯函數(shù)(1 ) P A,B,C,Dm(3,6,8,9,11,12) d(0,1,2,13,14,15) AC BdbcD(或

5、 AcD) P2(A,B,C,D)=m(0,2,3,4,5,6,11,12)d (8,9,10,13,14,15) BCbC DAB+AC=0(3) P3 = A c_D ABcd aBCd ad ACd Bcd(或 ABD) P4 = ABCD AbCD a B（A B C D為互相排斥的一組變量，即在任何情況下它們之中不可能兩個同時為【3-6】已知：丫1 =丫2 =用卡諾圖分別求出解：先畫出Yl和丫2的卡諾圖，根據(jù)與、或和異或運算規(guī)則直接畫出的卡諾圖，再化簡得到它們的邏輯表達式:=ABDABc CD集成門電路【4-1】填空1 .在數(shù)字電路中,Ui0 ; b. 07Rb開關(guān)（放大，開關(guān)）狀態(tài)

6、。在圖Uo= 3.7V （ 5V , 3.7V , 2.3V ）;欲使晶體管處Vcc Ui 0.7 Vcc、;c.）。RcRb_Rc在電路中其他參數(shù)不變的條件下，僅Rb減小時，晶體管的飽和程度不變）；僅Rc減小時， 耦，加速，隔直）。飽和程度減輕（減輕,加深（減輕，加深， 加深，不變）。圖中C的作用是 加速 （去G1A=nb-L_G2G3圖4.22.由TTL門組成的電路如圖4.2所示，已知它們的輸入短路電流為Is= 1.6mA，高電平輸入漏電流Ir= 40 3。試問：當(dāng)A= B=1時，G1的灌（拉，灌）電流為 3.2mA ; A=0時，Gi的 拉 （拉，灌）電流為160 A。3 .圖4.3中示

7、出了某門電路的特性曲線，試據(jù)此確定它的下列參數(shù)：輸出高電平Uoh =3V_;輸出低電平 Uol=0.3V;輸入短路電流Is= 1.4mA;高電平輸入漏電流Ir= 0.02mA;閾值電平U7=1.5V ;開門電平Uon=1.5V ;關(guān)門電平 Uoff =1.5V ;低電平噪聲容限 Unl=1.2V;高電平噪聲容限Unh = 1.5V ;最大灌電流 IoLMax =15mA ;扇出系數(shù)N o=10 OUo牛3V -0.3VO1.5VUi圖4.30.3V15mAIOL4. TTL門電路輸入端懸空時,應(yīng)視為高電平（高電平，低電平,不定）;此時如用萬用表測量輸入端的電壓，讀數(shù)約為1.4V( 3.5V ,

8、 0V , 1.4V )。5 集電極開路門（0C門）在使用時須在輸出與電源，輸出與地，輸出與輸入，輸出 與電源）之間接一電阻。6. CMOS門電路的特點：靜態(tài)功耗極低（很大，極低）；而動態(tài)功耗隨著工作頻率的 提高而增加（增加，減小，不變）;輸入電阻很大（很大，很?。?噪聲容限瓦（高，低，等） 于TTL門【4-2】電路如圖4.4（a）（f）所示，試寫出其邏輯函數(shù)的表達式。解：（a）(d)【4-3】門電路,解:F1TTLABF4100k(d)Fi(b)F2F4A B (e)F5TTLAB L100(b)F2CMOSABF510k(e)圖4.4(c)F3(f)F6F3TTL100k(f)圖4.5中各

9、電路中凡是能實現(xiàn)非功能的要打?qū)μ枺駝t打X。圖圖（b）為CMOS門電路。A 5V ArO100士 VAA工A-rM X(a)TG(b)圖4.5yCF6為TTL1MA【4-4】要實現(xiàn)圖4.6中各TTL門電路輸出端所示的邏輯關(guān)系各門電路的接法是否正確？如不正確，請予更正。解:F ABCA B CAOAB CDCO(c)F AB(b)AB CD圖4.6【4-5】TTL三態(tài)門電路如圖4.7(a)所示，在圖(b)所示輸入波形的情況下，畫出F端的波形。(a)C(b)圖4.7當(dāng) C 0 時，F(xiàn) AB A B。解:當(dāng) C 1 時，F(xiàn) AB ；于是，邏輯表達式 F ABC (A B)CF的波形見解圖所示。A !

10、 1! rB 1I! 卜CFH【4-6】圖4.8所示電路中Gi為TTL三態(tài)門，G2為TTL與非門，萬用表的內(nèi)阻20k Q/V ,量程5V。當(dāng)C=1或C=0以及S通或斷等不同情況下，Uoi和Uo2的電位各是多少？請?zhí)钊氡碇校绻?G2的懸空的輸入端改接至 0.3V,上述結(jié)果將有何變化?UO2解:CS通S斷1UO1 =1.4VUo1 =0V1UO2 =0.3VUo2 =0.3V0UO1 =3.6VUO1 =3.6V0UO2 =0.3VUO2 =0.3V結(jié)果如下表CS通S斷1UO1 =0.3VUO1 =0V1Uo2 =3.6VUo2 =3.6V0UO1 =3.6VUO1 =3.6V0Uo2 =3.6

11、VUo2 =3.6V若G2的懸空的輸入端接至0.3V ,【4-7】已知TTL邏輯門UoH=3V，Uol=0.3V，閾值電平 Ut=1.4V，試求圖4.9電路中各電壓表的讀數(shù)。解：電壓表讀數(shù) Vi=1.4V，V2=1.4V，V3=0.3V，V4=3V，V5=0.3V?！?-8】如圖4.10(a)所示CMOS請畫出F端的波形。電路，已知各輸入波形 A、B、C如圖(b)所示，R=10k解:當(dāng)C=0答案見下圖。F時，輸出端邏輯表達式為ABrLJ(b)圖 4.10F= A B ;當(dāng) C=1 時，F(xiàn) = A，即，F(xiàn) = A B C + AC。119drxJ3JTLf3_F!LhABCF【4-9】由CMOS

12、傳輸門和反相器構(gòu)成的電路如圖4.11(a)所示，試畫出在圖(b)波形作用下的輸出Uo的波形(Uii=10V Ui2=5V)Ui1廠TGUoU|2TG(a)圖 4.11解:輸出波形見解圖。aC10V*t(b)C .第5章組合數(shù)字電路【5-1】分析圖5.1所示電路的邏輯功能，寫出輸出的邏輯表達式，列出真值表，說明其邏 輯功能。Y圖5.1解： Y ABC AbCABC ABCm(0,3,5,6)ABC【5-2】邏輯電路如圖5.2所示:1.寫出S、C、P、L的函數(shù)表達式;2 .當(dāng)取C作為電路的輸出時，此電路的邏輯功能是什么?S圖5.2P L【5-2】解:1. SX(YZ)YZ XY XZ YZL= Y

13、Z2.當(dāng)取S和C作為電路的輸出時，此電路為全加器?！?-3】圖5.3是由3線/8線譯碼器74LS138和與非門構(gòu)成的電路，試寫出Pi和P2的表達式，列出真值表，說明其邏輯功能。PiP2解:m(0,7) ABC ABC【5-4】圖m(1,2,3,4,5,6)ABBeaC 或 P2 AB BC AC5.4是由八選一數(shù)據(jù)選擇器構(gòu)成的電路，試寫出當(dāng)GiGo為各種不同的取值時的輸出Y的表達式。2拂MUX74LS151EN 0) 1 2 3 4 55 67I11JY圖5.4G1GoA一解:結(jié)果如表A5.4所示。表 A5.4G1G0Y00A01A B10AB11A B【5-5】用與非門實現(xiàn)下列邏輯關(guān)系，要求

14、電路最簡。F2m(3,7,11,12,13,15)F3m(3,7,12,13,14,15)解:卡諾圖化簡如圖A5.5所示。P1、CDA亠0001111000000001000011(11111)1000J00000000u0(11)0000011110圖 A5.500 01 11 100000000J0(1111)000001111000 01 11 10P AB ACDP2ABC ACD ACDF3AB ACD將上述函數(shù)表達式轉(zhuǎn)換為與非式，可用與非門實現(xiàn)，圖略?！?-6】某水倉裝有大小兩臺水泵排水，如圖5.6所示。試設(shè)計一個水泵啟動、停止邏輯控制電路。具體要求是當(dāng)水位在 H以上時，大小水泵同

15、時開動；水位在H、M之間時，只開大泵；水位在 M、L之間時，只開小泵；水位在 L以下時，停止排水。（列出真值表，寫出與或非型表達式，用與或非門實現(xiàn)，注意約束項的使用）解:1.真值表如表A5.6所示;表 A5.6H M LF2 F10 0 00 00 0 10 10 1 0X X0 1 11 01 0 0X X1 0 1X X1 1 0X X1 1 11 12.卡諾圖化簡如圖 A5.6所示;3.表達式為F2 MF, ML HMH LH或按虛線框化簡可得 Fi HM L。圖略。【5-7】仿照全加器設(shè)計一個全減器，被減數(shù)A，減數(shù)B,低位借位信號J0，差D，向咼位的借位J,要求:1 .列出真值表，寫出

16、 D、J的表達式;用二輸入與非門實現(xiàn);用最小項譯碼器 74LS138實現(xiàn);用雙四選一數(shù)據(jù)選擇器實現(xiàn)。解:1.設(shè)被減數(shù)為A，減數(shù)為B,低位借位為Jo,差為D，借位為J。列真值表如表 A5.7所示。表 A5.7A B JoD J0 0 00 00 0 11 10 1 01 10 1 10 11 0 01 01 0 10 01 1 00 01 1 11 1化簡可得m(1,2,4,7) A B Jo2.用二輸入與非門實現(xiàn)的邏輯圖見圖3.用74LS138實現(xiàn)的邏輯圖見圖m(1,2,3,7) A B JoA5.7(a)。A5.7(b)。4.用雙四選一數(shù)據(jù)選擇器實現(xiàn)的邏輯圖見圖AbA5.7(c)。D圖ABJ

17、oA5.7【5-8】設(shè)計一組合數(shù)字電路，輸入為四位二進制碼1 Lg_0mux0rG 374LS1531D2DENi 0123 EN2 0123IE(C)B3B2B1B0，當(dāng) B3B2B1B0 是 BCD8421碼時輸出Y=1 ；否則Y=0。列出真值表，寫出與或非型表達式，用集電極開路門實現(xiàn)。解：1.根據(jù)題意直接填寫函數(shù)卡諾圖，如圖的與或非式A5.8(a)所示?；啚?的最小項，可得輸出YB3B2B3B12.用集電極開路門實現(xiàn)的邏輯圖見圖A5.8(b)。0011111111(00吟1100丿011110(a)000 01 11 10+VccVRB1B3B2(b)圖 A5.8【5-9】試用最小項譯

18、碼器 74LS138和和一片74LS00實現(xiàn)邏輯函數(shù)本題有多種答案，答案之一如圖A5.10所示，其余答案請同學(xué)自行設(shè)計。解:R(AB)P2(A, B)m(0,3)m(1,2,3)BIN/OCT0121EN01234567P2用74LS283和二輸入與非門實現(xiàn)的邏輯圖見圖A5.11(b)。圖 A5.10【5-10】試用集成四位全加器 74LS283和二輸入與非門實現(xiàn) BCD8421碼到BCD5421碼的轉(zhuǎn)換。解:將BCD8421碼轉(zhuǎn)換為BCD5421碼時，則前五個數(shù)碼不需改變，后五個數(shù)碼需要加 3，如表A5.11所示。表 A5.11A3被加數(shù)(BCD8421)A0B3加數(shù)B0和(BCD5421)

19、A2A1B2B1S3S2S1S0000000000000000100000001001000000010001100000011010000000100010100111000011000111001011100111010100000111011100100111100由表可得74LS283的加數(shù)低兩位的卡諾圖，見圖A5.11(a)所示。設(shè)BCD8421碼輸入為DCBA，則化簡可得B1 = B。= D+CB+CA = D CB CAB1/BS3S2Sso0000011110CoBo01C474LS283A3 A2 a 1 Ao B3 B2 B1圖 A5.11【5-11】設(shè)計一個多功能組合數(shù)字

20、電路,實現(xiàn)表 5.1所示邏輯功能。表中 C1，Co為功能選擇輸入信號；A、B為輸入變量；F為輸出。1、列出真值表，寫出 F的表達式;2、用八選一數(shù)據(jù)選擇器和門電路實現(xiàn)。表5.1C1CoF00A+B01AB10A B11A B解:1.輸出F的表達式為F c0Ab C0aB C1ABCqAB GCoAB2.用八選一數(shù)據(jù)選擇器和門電路實現(xiàn)邏輯圖如圖A5.12所示。圖中D2=O ； D5= D6= BD0= D3= D4= D7= B; D1=1 ；圖 A5.12【5-12】電路如圖5.12(a)所示。1.寫出L, Q，G的表達式，列出真值表，說明它完成什么邏輯功能。2.用圖 5.12 (a)、(b)

21、所示電路構(gòu)成五位數(shù)碼比較器。Q(a)圖 5.12解:1.輸出函數(shù)表達式為L ABG ABAB AB該電路為一位數(shù)碼比較器。2.將一位數(shù)碼比較器的輸出L、Q、G接到74LS85的串行輸入端即可?！?-14】解:A5.14。設(shè)合格為“ 1 ”，通過為“ 1 ”；反之為“ 0”。根據(jù)題意，列真值表見表表 A5.14ABCF0 0 000 0 100 1 000 1 101 0 001 0 111 1 011 1 11化簡可得A為主評判員，B和【5-13】某汽車駕駛員培訓(xùn)班進行結(jié)業(yè)考試，有三名評判員，其中C為副評判員。在評判時，按照少數(shù)服從多數(shù)的原則通過，但主評判員認為合格， 方可通過。用與非門組成的

22、邏輯電路實現(xiàn)此評判規(guī)定。解:A5.14。設(shè)合格為“ 1 ”，通過為“ 1 ”；反之為“ 0”。根據(jù)題意，列真值表見表表 A5.14ABCF0 0 000 0 100 1 000 1 101 0 001 0 111 1 011 1 11化簡可得F AB AC AB.AC【5-14】分析圖P5.16所示電路中，當(dāng) A、B、C、D只有一個改變狀態(tài)時，是否存在競爭冒險現(xiàn)象？如果存在，都發(fā)生在其他變量為何種取值的情況下?Y解:由圖可知表達式為當(dāng) B=0 且 C=D =1 時：Y =A A當(dāng) A=D =1 且 C=0 時：Y=B+當(dāng) B=1, D=0 或 A=0, B=D =1 時：Y=C+ C當(dāng) A=0

23、, C=1 或 A=C=1, B=0 時：Y =D+ D第6章觸發(fā)器【6-1】已知由與非門構(gòu)成的基本RS觸發(fā)器的直接置“ 0”端和直接置“ 1 ”端的輸入波形如圖6.1所示，試畫出觸發(fā)器 Q端和Q端的波形。RdIISd圖6.1解：基本RS觸發(fā)器Q端和Q端的波形可按真值表確定， 要注意的是，當(dāng)Rd和Sd同時為“ 0 ” 時，Q端和Q端都等于“ 1 ”。Rd和Sd同時撤消，即同時變?yōu)椤?1 ”時，Q端和Q端的狀態(tài) 不定。見圖6.1 (b)所示，圖中 Q端和Q端的最右側(cè)的虛線表示狀態(tài)不定。爲(wèi) ISd不定狀態(tài)【6-2】圖6.1 (b ) 題6-1答案的波形圖觸發(fā)器電路如圖6.2(a)所示，在圖(b)中

24、畫出電路的輸出端波形，設(shè)觸發(fā)器初態(tài)為“ 0 ”。QQ(a)Rja廣QQ(b)圖6.2解：此題是由或非門構(gòu)成的 RS觸發(fā)器，工作原理與由與非門構(gòu)成的基本RS觸發(fā)器樣，只不過此電路對輸入觸發(fā)信號是高電平有效。參照題6-1的求解方法，即可畫出輸出端的波形，見圖6.2(c)。Rd_ Sd Q qHFL廠匚J不定狀態(tài)圖 6.2(c)【6-3】試畫出圖6.3所示的電路，在給定輸入時鐘作用下的輸出波形，設(shè)觸發(fā)器的初 態(tài)為“ 0 ”。CP C11K(a)CP_n_II_I1_1 _n_n_i_ii D rm_rL_n Q圖6.6(b)r E ： EninJ-Tli_LI ： t 丨D FTLj_rrinjI1

25、QrL_M圖 6.6(b)【6-7】根據(jù)特性方程，外加與非門將D觸發(fā)器轉(zhuǎn)換為JK觸發(fā)器，應(yīng)如何實現(xiàn)？若反過來將JK觸發(fā)器轉(zhuǎn)換為 D觸發(fā)器，應(yīng)如何實現(xiàn)？1解：J-K觸發(fā)器特性方程D觸發(fā)器特性方程Q JQn KQnQn 1 DD觸發(fā)器轉(zhuǎn)換為J-K觸發(fā)器D JQ KQ JQ KQ如圖 6.7 (a)所示。J-K觸發(fā)器轉(zhuǎn)換為D觸發(fā)器 J D , K D如圖6.7 (b)所示。(a)(b)圖6.7【6-8】電路如圖6.8(a)所示，觸發(fā)器為維持阻塞型D觸發(fā)器，各觸發(fā)器初態(tài)均為“0”。1.在圖(b)中畫出CP作用下的Qo Qi和Z的波形;Z與CP的關(guān)系。2 .分析ZCP(a)CP_II_II_I1_1 I

26、_II_I1_Q0 Q1(b)圖6.8解：1、CP作用下的輸出Q0 Q1和Z的波形如下圖；2、Z對CP三分頻?！?-9】電路如圖6.9(a)所示，試在圖(b)中畫出給定輸入波形作用下的輸出波形，各觸 發(fā)器的初態(tài)均為“ 0”；根據(jù)輸出波形，說明該電路具有什么功能？CPFA(a)CPII_II_I_II_II_II_II_II_I(b)圖6.9解：輸出波形圖見圖6.9(c)圖 6.9(c)【6-10】電路如圖6.10所示，試在圖(b)中畫出給定輸入波形作用下輸出端Q0和Q1AQi(a)AQ0的波形，設(shè)各觸發(fā)器的初態(tài)均為“0 ”。CP II_II_I_1_II_II_I1_I_I_I1 L(b)圖

27、6.10解：輸出波形圖見圖 6.10(c)【6-11】電路如圖6.11所示,0 ”。圖 6.10(c)試在圖(b)中畫出給定輸入波形作用下輸出端Q0和Q1(a)1A波形，各觸發(fā)器的初態(tài)均為“FF0CP_mn_TTTTJTrTTTTTJrL_rLA III_IIQ0_Q(b)圖 6.11解：見圖6.11(b)所示。該電路 A輸入每出現(xiàn)一次下降沿, 周期的脈沖。Q1端就輸出一個寬度等于時鐘0。CP_rLn_rLrLrLrLrLrLrLrLA_I:LLT?_1QoTXVaILQ1nH 廠圖 6.11(b)第7章時序邏輯電路【7-1】已知時序邏輯電路如圖7.1所示，假設(shè)觸發(fā)器的初始狀態(tài)均為 (1 )寫

28、出電路的狀態(tài)方程和輸出方程。分別列出X=0和X=1兩種情況下的狀態(tài)轉(zhuǎn)換表，說明其邏輯功能。畫出X=1時，在CP脈沖作用下的 Q1、Q2和輸出Z的波形。解：電路的狀態(tài)方程和輸出方程Q：1Q21X Qin Q； Q；Q1n Q；2.當(dāng)X=0Z Q1Q2C P分別列出X=0和X=1兩種情況下的狀態(tài)轉(zhuǎn)換表，見題表 7.1所示。邏輯功能為 時，為2位二進制減法計數(shù)器；當(dāng)X=1時，為3進制減法計數(shù)器。X=1時，在CP脈沖作用下的 Q1、Q2和輸出Z的波形如圖7.1(b)所示。X=0X=1Q2Q1Q2Q1000011101001010000題表7.1圖 7.1(b)假設(shè)初始狀態(tài)QaQbQc=OOO ?！?-

29、2】電路如圖7.2所示，(1) 寫出驅(qū)動方程、列出狀態(tài)轉(zhuǎn)換表、畫出完整的狀態(tài)轉(zhuǎn)換圖。(2) 試分析該電路構(gòu)成的是幾進制的計數(shù)器。Q圖7.2解：1. 寫出驅(qū)動方程Jb Kb Q； Qc2寫出狀態(tài)方程Ja Ka 1JcQ；QbKc Q；Q；1Q：Qb 1QgnQ；QanQ；Q；3 列出狀態(tài)轉(zhuǎn)換表見題表7.2，狀態(tài)轉(zhuǎn)換圖如圖表 7.2狀態(tài)轉(zhuǎn)換表1 QaQjQ：7.2(b)所示。QbQaSnCPQc Qbnq：0000100120103011410051016000圖 7.2(b)填入下表4 .由FFa、FFb和FFc構(gòu)成的是六進制的計數(shù)器?！?-3】在二進制異步計數(shù)器中，請將正確的進位端或借位端（觸

30、發(fā)方式計數(shù)器類型加法計數(shù)器減法計數(shù)器上升沿觸發(fā)由（）端引出進位由（）端引出借位下降沿觸發(fā)由（）端引出進位由（）端引出借位解：題表7-3觸發(fā)方式加法計數(shù)器減法計數(shù)器上升沿觸發(fā)下降沿觸發(fā)由q端引岀進位由q端引岀進位由q端引岀借位由q端引岀借位【7-4】電路如圖7.4（a）所示，假設(shè)初始狀態(tài)Q2QiQo=OOO 。1.試分析由FF1和FF0構(gòu)成的是幾進制計數(shù)器;2.說明整個電路為幾進制計數(shù)器。列出狀態(tài)轉(zhuǎn)換表,畫出完整的狀態(tài)轉(zhuǎn)換圖和CP作用下的波形圖。(a)圖7.4CrLTLTLTLQ_0 ；Q2 ：；： 二(b)解：1、由FF1和FFo構(gòu)成的是三進制加法計數(shù)器（過程從略）2、整個電路為六進制計數(shù)器。

31、狀態(tài)轉(zhuǎn)換表（略），完整的狀態(tài)轉(zhuǎn)換圖和CP作用下的波形圖如下圖?！?-5】某移位寄存器型計數(shù)器的狀態(tài)轉(zhuǎn)換表如表 的邏輯圖，可以增加必要的門電路。7.5所示。請在圖7.5中完成該計數(shù)器 要求：寫出求解步驟、畫出完整的狀態(tài)轉(zhuǎn)換圖。(Q3為高位）解：(1)CPQ3 Q2 Q1 QO0000011000211003111040111500116000170000表7.6Q3Q2Qo圖7.5Qi根據(jù)狀態(tài)轉(zhuǎn)換表畫次態(tài)卡諾圖，求出狀態(tài)方程。q3+1q2+1q n+1QS+1Q nQ0qH000111100100000000001/ / / / / / / /，0011/ / /1110/ / / / / /0

32、1111100/ / / / / / / / /1Q；+1Q3 ；Q3n+1QinQ0n ；qT q；Q0+1Qin(2)由狀態(tài)方程寫驅(qū)動方程。Da QinQo ；D2Q3n ；DiQ2 ；DoQin(3) 驗證自啟動，畫完整狀態(tài)轉(zhuǎn)換圖。電路可自啟動。*-9)電路圖如下圖?！?-6】在圖7.6(a)所示電路中，由D觸發(fā)器構(gòu)成的六位移位寄存器輸出Q6 Qs Q4 Qa Q2Qi的初態(tài)為010100，觸發(fā)器FF的初態(tài)為0,串行輸入端Dsr=0。請在圖7.6 (b)中畫出A、Q及B的波形。移位寄存器(a)CPTLTLrLrLrLrLrL(b)圖7.6解：波形圖如圖7.6(b)所示。cP-mi1B圖

33、7.6(b)【7-7】分析圖7.7所示電路，說明它們是多少進制計數(shù)器？CHCPET qd qc Qb QaEP 74LS161 RCO aCPD C B A CR LD(a)解：圖(a)，圖(b)，器；狀態(tài)轉(zhuǎn)換順序QdQcQbQa=0QdQcQbQa=67 8 9 10 11 124560,是7進制計數(shù)器；1314156，是10進制計數(shù)【7-8】分析圖7.8所示電路的工作過程1.畫出對應(yīng)CP的輸出QaQdQcQb的波形和狀態(tài)轉(zhuǎn)換圖(采用二進制碼的形式、Qa為高位)。2.按QaQdQcQb順序電路給出的是什么編碼?3. 按QdQcQbQa順序電路給出的編碼又是什么樣的?1 1CPb Qa Qb

34、Qc Qd74LS90嚴CPaS0（2） S0（1） R0（2） R0（1）J LCP圖7.8解:1狀態(tài)轉(zhuǎn)換圖為（000（000（00?01001010（1000）2按QaQdQcQb順序電路給出的是 5421碼。3.按QdQcQbQa順序電路給出的編碼如下0000 7 0010 7 0100 7 0110 71000 7 0001 7 0011 7 0101 7 0111 71001 7 0000【7-10】試用2片4位二進制計數(shù)器74LS160采用清零法和置數(shù)法分別實現(xiàn)31進制加法計數(shù)器。解：答案略?！?-9】圖7.9為由集成異步計數(shù)器 74LS90、74LS93構(gòu)成的電路，試分別說明它們

35、是多少進制的計數(shù)器。CP、CPb Qa Qb QC Qd74LS93CPAR0（2） R0（1）rr（b）解：圖(a)，狀態(tài)轉(zhuǎn)換順序QdQcQb=0 1 2 圖(b)，狀態(tài)轉(zhuǎn)換順序QdQcQb=0 1 2 圖(c)，是37進制計數(shù)器。0,是3進制計數(shù)器；0,是4進制計數(shù)器;其中 74LS138為3線/8線譯碼器，當(dāng)S1=1且s2 s3 0時，進行譯碼操作，即當(dāng)A2A1A0從000到111變化時，Y1 y7依次被【7-11】圖7.12所示為一個可變進制計數(shù)器。MN為各種不同取值時，可組圖 7.11選中而輸出低電平。74LS153為四選一數(shù)據(jù)選擇器。試問當(dāng)成幾種不同進制的計數(shù)器？簡述理由。解：4個

36、JK觸發(fā)器構(gòu)成二進制加法計數(shù)器，當(dāng)計數(shù)到Q4Q3Q2Q1=1OOOO 時，74LS138滿足使能條件，對Q3Q2Q1的狀態(tài)進行譯碼，譯碼器的輸出 Y經(jīng)過4選1數(shù)據(jù)選擇器 74LS153，在MN 的控制下，被選中的Y信號，以低電平的形式對計數(shù)器清零。 不同的MN 即可改變圖7.11所示電路的計數(shù)進制，具體見下表。進制3 地址譯碼器，存儲矩陣，固定內(nèi)容的ROM 、PROM , EPROM 三種。第8章存儲器00八01九10十四11十五【8-1】填空1.按構(gòu)成材料的不同，存儲器可分為磁芯和半導(dǎo)體存儲器兩種。磁芯存儲器利用來存儲數(shù)據(jù)；而半導(dǎo)體存儲器利用來存儲數(shù)據(jù)。兩者相比，前者一般容量較而后者具有速度

37、的特點。2 .半導(dǎo)體存儲器按功能分有兩種。3. ROM主要由兩部分組成。按照工作方式的不同進三種。行分類，ROM可分為4. 某EPROM有8條數(shù)據(jù)線，13條地址線，則存儲容量為5. DRAM 速度SRAM，集成度SRAM。6.DRAM 是RAM，工作時（需要，不需要）刷新電路；SRAM是RAM ,工作時（需要，不需要）刷新電路。7. FIFO的中文含義是解:1正負剩磁，器件的開關(guān)狀態(tài)，大，快。2. ROM , RAM。4. 213 X8 。5. 低于，高于。7先進先出數(shù)據(jù)存儲器?！?-2】圖8.2是16 X4位ROM , A3A2A1A0為地址輸入，D3D2D1D0為數(shù)據(jù)輸出，試分別寫出D3、

38、D2、Di和Do的邏輯表達式。解:DoD1Aom(3,6,9,12,15)D2D3殲A)m(0,5,9,13)圖8.2【8-3】用16 X4位ROM做成兩個兩位二進制數(shù)相乘(A1A0XB1B0 )的運算器，列出真值表，畫出存儲矩陣的陣列圖。解:A1B1B0I m.呂D3 D2 DI DO(a)F2FiQiQoQ2Q1Q2 Qi QoF2Q2QiQoQ2 Qi Qo Q2 Q1 QoF3Qi Qo圖8.3【8-4】由一個三位二進制加法計數(shù)器和一個ROM構(gòu)成的電路如圖8.4(a)所示1.寫出輸出Fl、F2和F3的表達式;2 .畫出CP作用下Fi、F2和F3的波形(計數(shù)器的初態(tài)為”o “)CP -L

39、-RTL-rLrLmrLIIIIIIIIFi IIIIIIII(b)圖8.4解:2 .圖 8.4 (b)【8-5】用ROM實現(xiàn)全加器。解:八1A中11B取tCo譯碼器1二i圖8.5m0mim2m3m4叫mem7第9章可編程邏輯器件及Verilog語言【9-1】簡述CPLD與FPGA的結(jié)構(gòu)特點?解:而FPGA的電路結(jié)構(gòu)由若干CPLD采用了與或邏輯陣列加上輸出邏輯單元的結(jié)構(gòu)形式;獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。CPLD屬于粗粒結(jié)構(gòu)，F(xiàn)PGA屬于細粒結(jié)構(gòu)。CPLD是基于乘積項的可編程結(jié)構(gòu) ，而在FPGA 中，其基本邏輯單元 LE是由可編程的查找表（LUT，

40、Look-Up Table ）構(gòu)成的，LUT本質(zhì) 上就是一個RAM?！?-2】簡述手工設(shè)計與 PLD設(shè)計的流程?解:答：手工設(shè)計：第一步，設(shè)計電路，畫出邏輯圖；第二步，選擇邏輯元器件。第三步, 進行正確的連線。PLD的設(shè)計流程：首先根據(jù)設(shè)計要求寫出相應(yīng)的邏輯表達式，畫出設(shè)計草圖，接著在計算機上利用PLD軟件通過原理圖輸入方式或硬件描述語言( HDL )輸入方式輸入邏輯設(shè)計描述，經(jīng)計算機仿真驗證后，下載到 PLD器件中，最后再通過外部實際輸入輸出對設(shè)計進行驗證。9.4所示，請指出電路的功能?！?-3】用PLD器件實現(xiàn)的電路仿真結(jié)果如圖Marne;QName:DOCLK解:Value0Value:0I 100 Dns 2QC.0n5 SDO.Ors 400.Dns 500.0ns 6D0.CQIiILL(b)100.0ns CO.Cins 30Ci.0ns 400.(