微電子學(xué)Chap05

1、集成電路設(shè)計(jì)集成電路設(shè)計(jì)北京大學(xué)北京大學(xué)集成電路設(shè)計(jì)與制造的主要流程框架集成電路設(shè)計(jì)與制造的主要流程框架設(shè)計(jì)設(shè)計(jì)芯片檢測芯片檢測單晶、外單晶、外延材料延材料掩膜版掩膜版芯片制造芯片制造過程過程封裝封裝測試測試系統(tǒng)需求系統(tǒng)需求 集成電路的集成電路的設(shè)計(jì)過程設(shè)計(jì)過程: 設(shè)計(jì)創(chuàng)意設(shè)計(jì)創(chuàng)意 + 仿真驗(yàn)證仿真驗(yàn)證集成電路芯片設(shè)計(jì)過程框架集成電路芯片設(shè)計(jì)過程框架From 吉利久教授吉利久教授是是功能要求功能要求行為設(shè)計(jì)（行為設(shè)計(jì)（VHDL）行為仿真行為仿真綜合、優(yōu)化綜合、優(yōu)化網(wǎng)表網(wǎng)表時(shí)序仿真時(shí)序仿真布局布線布局布線版圖版圖后仿真后仿真否否是是否否否否是是Sing off設(shè)計(jì)業(yè)設(shè)計(jì)業(yè)引引 言言 半導(dǎo)體器件物

2、理半導(dǎo)體器件物理基礎(chǔ)基礎(chǔ)：包括：包括PN結(jié)的物理機(jī)制、雙極管、結(jié)的物理機(jī)制、雙極管、MOS管的工作原理等管的工作原理等 器件器件 小規(guī)模電路小規(guī)模電路 大規(guī)模電路大規(guī)模電路 超大規(guī)模電路超大規(guī)模電路 甚大規(guī)模電路甚大規(guī)模電路 電路的制備電路的制備工藝工藝：光刻、刻蝕、氧化、離子注入、擴(kuò)散、：光刻、刻蝕、氧化、離子注入、擴(kuò)散、化學(xué)氣相淀積、金屬蒸發(fā)或?yàn)R射、封裝等工序化學(xué)氣相淀積、金屬蒸發(fā)或?yàn)R射、封裝等工序 集成電路設(shè)計(jì)：另一重要環(huán)節(jié)，最能反映人的能動(dòng)性集成電路設(shè)計(jì)：另一重要環(huán)節(jié)，最能反映人的能動(dòng)性 結(jié)合具體的電路，具體的系統(tǒng)，設(shè)計(jì)出各種各樣的電路結(jié)合具體的電路，具體的系統(tǒng)，設(shè)計(jì)出各種各樣的電路掌

3、握正確的設(shè)計(jì)方法掌握正確的設(shè)計(jì)方法，可以以不變應(yīng)萬變，可以以不變應(yīng)萬變，隨著電路規(guī)模的增大，隨著電路規(guī)模的增大，計(jì)算機(jī)輔助設(shè)計(jì)手段計(jì)算機(jī)輔助設(shè)計(jì)手段在集成電路設(shè)計(jì)中起著越來越重要的作用在集成電路設(shè)計(jì)中起著越來越重要的作用引引 言言 什么是集成電路？什么是集成電路？( (相對分立器件組成的電路而言相對分立器件組成的電路而言) ) 把組成電路的元件、器件以及相互間的連線放在把組成電路的元件、器件以及相互間的連線放在單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)單個(gè)芯片上，整個(gè)電路就在這個(gè)芯片上，把這個(gè)芯片放到管殼中進(jìn)行封裝，電路與外部的連接靠芯片放到管殼中進(jìn)行封裝，電路與外部的連接靠引腳完成。引腳完成

4、。什么是集成電路設(shè)計(jì)？什么是集成電路設(shè)計(jì)？ 根據(jù)電路功能和性能的要根據(jù)電路功能和性能的要求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、求，在正確選擇系統(tǒng)配置、電路形式、器件結(jié)構(gòu)、工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面工藝方案和設(shè)計(jì)規(guī)則的情況下，盡量減小芯片面積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證積，降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期，以保證全局全局優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。優(yōu)化，設(shè)計(jì)出滿足要求的集成電路。 設(shè)計(jì)的基本過程設(shè)計(jì)的基本過程 （舉例）（舉例） 功能設(shè)計(jì)功能設(shè)計(jì) 邏輯和電路設(shè)計(jì)邏輯和電路設(shè)計(jì) 版圖設(shè)計(jì)版圖設(shè)計(jì)集成電路設(shè)計(jì)的最終輸出是掩膜版圖，通過制版集成電路設(shè)計(jì)的最終輸出是掩膜版圖，通

5、過制版和工藝流片可以得到所需的集成電路。和工藝流片可以得到所需的集成電路。 設(shè)計(jì)與制備之間的接口：版圖設(shè)計(jì)與制備之間的接口：版圖主要內(nèi)容主要內(nèi)容 IC設(shè)計(jì)特點(diǎn)及設(shè)計(jì)信息描述設(shè)計(jì)特點(diǎn)及設(shè)計(jì)信息描述 典型設(shè)計(jì)流程典型設(shè)計(jì)流程 典型的布圖設(shè)計(jì)方法及可測性設(shè)計(jì)技術(shù)典型的布圖設(shè)計(jì)方法及可測性設(shè)計(jì)技術(shù)設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描述設(shè)計(jì)特點(diǎn)和設(shè)計(jì)信息描述 設(shè)計(jì)特點(diǎn)設(shè)計(jì)特點(diǎn)(與分立電路相比與分立電路相比) 對設(shè)計(jì)正確性提出更為嚴(yán)格的要求對設(shè)計(jì)正確性提出更為嚴(yán)格的要求 測試問題測試問題 版圖設(shè)計(jì)：布局布線版圖設(shè)計(jì)：布局布線 分層分級(jí)設(shè)計(jì)分層分級(jí)設(shè)計(jì)(Hierarchical design)和模塊化設(shè)計(jì)和模塊化設(shè)計(jì) 高度

6、復(fù)雜電路系統(tǒng)的要求高度復(fù)雜電路系統(tǒng)的要求 什么是分層分級(jí)設(shè)計(jì)？什么是分層分級(jí)設(shè)計(jì)？ 將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問題分解為復(fù)雜性較低的設(shè)將一個(gè)復(fù)雜的集成電路系統(tǒng)的設(shè)計(jì)問題分解為復(fù)雜性較低的設(shè)計(jì)級(jí)別，這個(gè)級(jí)別可以再分解到復(fù)雜性更低的設(shè)計(jì)級(jí)別；這樣計(jì)級(jí)別，這個(gè)級(jí)別可以再分解到復(fù)雜性更低的設(shè)計(jì)級(jí)別；這樣的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是的分解一直繼續(xù)到使最終的設(shè)計(jì)級(jí)別的復(fù)雜性足夠低，也就是說，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系說，能相當(dāng)容易地由這一級(jí)設(shè)計(jì)出的單元逐級(jí)組織起復(fù)雜的系統(tǒng)。一般來說，級(jí)別越高，抽象程度越高；級(jí)別越低，細(xì)節(jié)越統(tǒng)。一般來說，級(jí)別越高，抽象程

7、度越高；級(jí)別越低，細(xì)節(jié)越具體具體從層次和域表示分層分級(jí)設(shè)計(jì)思想從層次和域表示分層分級(jí)設(shè)計(jì)思想域：域：行為域：集成電路的功能行為域：集成電路的功能 結(jié)構(gòu)域：集成電路的邏輯和電路組成結(jié)構(gòu)域：集成電路的邏輯和電路組成 物理域：物理域：集成電路掩膜版的幾何特性集成電路掩膜版的幾何特性和物理特性的具體實(shí)現(xiàn)和物理特性的具體實(shí)現(xiàn)層次：層次：系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)系統(tǒng)級(jí)、算法級(jí)、寄存器傳輸級(jí)(也也稱稱RTL級(jí)級(jí))、 邏輯級(jí)與電路級(jí)邏輯級(jí)與電路級(jí)系統(tǒng)級(jí)系統(tǒng)級(jí)行為、性行為、性能描述能描述CPU、存儲(chǔ)、存儲(chǔ)器、控制器器、控制器等等芯片、電路芯片、電路板、子系統(tǒng)板、子系統(tǒng)算法級(jí)算法級(jí)I/O 算法算法硬件模塊、硬

8、件模塊、數(shù)據(jù)結(jié)構(gòu)數(shù)據(jù)結(jié)構(gòu)部件間的物部件間的物理連接理連接RTL級(jí)級(jí)狀態(tài)表狀態(tài)表ALU、寄存、寄存器、器、MUX微存儲(chǔ)器微存儲(chǔ)器芯片、宏單芯片、宏單元元邏輯級(jí)邏輯級(jí)布爾方程布爾方程門、觸發(fā)器門、觸發(fā)器 單元布圖單元布圖電路級(jí)電路級(jí)微分方程微分方程晶體管、電晶體管、電阻、電容阻、電容管子布圖管子布圖設(shè)計(jì)信息描述設(shè)計(jì)信息描述 分類分類內(nèi)容內(nèi)容語言描述語言描述(如如VHDL語語言、言、Verilog語言等語言等)功能描述與邏輯描述功能描述與邏輯描述功能設(shè)計(jì)功能設(shè)計(jì)功能圖功能圖邏輯設(shè)計(jì)邏輯設(shè)計(jì)邏輯圖邏輯圖電路設(shè)計(jì)電路設(shè)計(jì)電路圖電路圖設(shè)設(shè)計(jì)計(jì)圖圖版圖設(shè)計(jì)版圖設(shè)計(jì)符號(hào)式版圖符號(hào)式版圖, 版圖版圖舉例：舉例：

9、x=ab+ab；CMOS與非門；與非門；CMOS反相器版圖反相器版圖 什么是版圖？一組相互套合的圖形，各層版圖相什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。來表示。 版圖與所采用的制備工藝緊密相關(guān)版圖與所采用的制備工藝緊密相關(guān)設(shè)計(jì)流程設(shè)計(jì)流程 理想的設(shè)計(jì)流程理想的設(shè)計(jì)流程(自頂向下：自頂向下：TOP-DOWN） 系統(tǒng)功能設(shè)計(jì)，邏輯和電路設(shè)計(jì)，版圖設(shè)計(jì)系統(tǒng)功能設(shè)計(jì)，邏輯和電路設(shè)計(jì)，版圖設(shè)計(jì)硅編譯器硅編譯器silicon compiler(算法級(jí)、算法級(jí)、RTL級(jí)向下）級(jí)向下）門陣列、標(biāo)準(zhǔn)單元陣列等門陣列、標(biāo)

10、準(zhǔn)單元陣列等邏輯和電路描述邏輯和電路描述系統(tǒng)性能編譯器系統(tǒng)性能編譯器系統(tǒng)性能指標(biāo)系統(tǒng)性能指標(biāo)性能和功能描述性能和功能描述邏輯和電路編譯器邏輯和電路編譯器幾何版圖描述幾何版圖描述版圖編譯器版圖編譯器制版及流片制版及流片統(tǒng)統(tǒng)一一數(shù)數(shù)據(jù)據(jù)庫庫典型的實(shí)際設(shè)計(jì)流程典型的實(shí)際設(shè)計(jì)流程 需要較多的人工干預(yù)需要較多的人工干預(yù) 某些設(shè)計(jì)階段無某些設(shè)計(jì)階段無自動(dòng)設(shè)計(jì)自動(dòng)設(shè)計(jì)軟件，通過軟件，通過模擬模擬分析軟分析軟件來完成設(shè)計(jì)件來完成設(shè)計(jì) 各級(jí)設(shè)計(jì)需要驗(yàn)證各級(jí)設(shè)計(jì)需要驗(yàn)證典型的實(shí)際設(shè)計(jì)流程典型的實(shí)際設(shè)計(jì)流程 1、系統(tǒng)功能設(shè)計(jì)系統(tǒng)功能設(shè)計(jì) 目標(biāo)：實(shí)現(xiàn)系統(tǒng)功能，滿足基本性能要求目標(biāo)：實(shí)現(xiàn)系統(tǒng)功能，滿足基本性能要求過程：

11、過程：功能塊劃分，功能塊劃分，RTL級(jí)描述，行為仿真級(jí)描述，行為仿真 功能塊劃分功能塊劃分 RTL級(jí)描述（級(jí)描述（RTL級(jí)級(jí)VHDL、Verilog) RTL級(jí)行為仿真：總體功能和時(shí)序是否正確級(jí)行為仿真：總體功能和時(shí)序是否正確功能塊劃分原則：功能塊劃分原則： 既要使功能塊之間的連線盡可能地少，接口清既要使功能塊之間的連線盡可能地少，接口清晰，又要求功能塊規(guī)模合理，便于各個(gè)功能塊晰，又要求功能塊規(guī)模合理，便于各個(gè)功能塊各自獨(dú)立設(shè)計(jì)。同時(shí)在功能塊最大規(guī)模的選擇各自獨(dú)立設(shè)計(jì)。同時(shí)在功能塊最大規(guī)模的選擇時(shí)要考慮設(shè)計(jì)軟件可處理的設(shè)計(jì)級(jí)別時(shí)要考慮設(shè)計(jì)軟件可處理的設(shè)計(jì)級(jí)別 算法級(jí)：算法級(jí)：包含算法級(jí)綜合：將

12、算法級(jí)描述轉(zhuǎn)換到包含算法級(jí)綜合：將算法級(jí)描述轉(zhuǎn)換到 RTL級(jí)描述級(jí)描述 綜綜 合：合： 通過附加一定的約束條件從高一級(jí)設(shè)通過附加一定的約束條件從高一級(jí)設(shè) 計(jì)層次直接轉(zhuǎn)換到低一級(jí)設(shè)計(jì)層次的過程計(jì)層次直接轉(zhuǎn)換到低一級(jí)設(shè)計(jì)層次的過程邏輯級(jí)：邏輯級(jí)：較小規(guī)模電路較小規(guī)模電路實(shí)際設(shè)計(jì)流程實(shí)際設(shè)計(jì)流程系統(tǒng)功能設(shè)計(jì)系統(tǒng)功能設(shè)計(jì) 輸出：語言或功能圖輸出：語言或功能圖 軟件支持：多目標(biāo)多約束條件優(yōu)化問題軟件支持：多目標(biāo)多約束條件優(yōu)化問題 無自動(dòng)設(shè)計(jì)軟件無自動(dòng)設(shè)計(jì)軟件 仿真軟件：仿真軟件：VHDL仿真器、仿真器、Verilog仿真器仿真器實(shí)際設(shè)計(jì)流程實(shí)際設(shè)計(jì)流程2、邏輯和電路設(shè)計(jì)、邏輯和電路設(shè)計(jì)概念：確定滿足一定

13、邏輯或電路功能的由邏輯或電路單概念：確定滿足一定邏輯或電路功能的由邏輯或電路單元組成的邏輯或電路結(jié)構(gòu)元組成的邏輯或電路結(jié)構(gòu)過程：過程：A.數(shù)字電路：數(shù)字電路：RTL級(jí)描述級(jí)描述 邏輯綜合邏輯綜合(Synopsys,Ambit) 邏輯網(wǎng)表邏輯網(wǎng)表 邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化邏輯模擬與驗(yàn)證，時(shí)序分析和優(yōu)化 難以綜合的：人工設(shè)計(jì)后進(jìn)行原理圖輸入，再進(jìn)行難以綜合的：人工設(shè)計(jì)后進(jìn)行原理圖輸入，再進(jìn)行邏輯模擬邏輯模擬 電路實(shí)現(xiàn)電路實(shí)現(xiàn)（包括滿足電路性能要求的電包括滿足電路性能要求的電路結(jié)構(gòu)和元件參數(shù)路結(jié)構(gòu)和元件參數(shù))：調(diào)用單元庫完成；調(diào)用單元庫完成； 沒有單元庫支持：沒有單元庫支持：對各單元進(jìn)行電路設(shè)

14、計(jì)，對各單元進(jìn)行電路設(shè)計(jì)，通過電路模擬與分析，預(yù)測電路的直流、交流、通過電路模擬與分析，預(yù)測電路的直流、交流、瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器瞬態(tài)等特性，之后再根據(jù)模擬結(jié)果反復(fù)修改器件參數(shù)，直到獲得滿意的結(jié)果。由此可形成用件參數(shù)，直到獲得滿意的結(jié)果。由此可形成用戶自己的單元庫戶自己的單元庫單元庫：單元庫：一組單元電路的集合一組單元電路的集合 經(jīng)過經(jīng)過優(yōu)化設(shè)計(jì)、并通過設(shè)計(jì)規(guī)則檢查和反復(fù)工藝驗(yàn)證，優(yōu)化設(shè)計(jì)、并通過設(shè)計(jì)規(guī)則檢查和反復(fù)工藝驗(yàn)證，能正確反映所需的邏輯和電路功能以及性能，適合于工能正確反映所需的邏輯和電路功能以及性能，適合于工藝制備，可達(dá)到最大的成品率。藝制備，可達(dá)到最大的成品率。

15、元件元件 門門 元胞元胞 宏單元（功能塊）宏單元（功能塊）基于單元庫的描述：層次描述基于單元庫的描述：層次描述單元庫可由廠家提供，可由用戶自行建立單元庫可由廠家提供，可由用戶自行建立 B. 模擬電路：尚無良好的綜合軟件模擬電路：尚無良好的綜合軟件 RTL級(jí)仿真通過后，根據(jù)經(jīng)驗(yàn)進(jìn)行電路設(shè)計(jì)級(jí)仿真通過后，根據(jù)經(jīng)驗(yàn)進(jìn)行電路設(shè)計(jì) 邏輯和電路設(shè)計(jì)的輸出：邏輯和電路設(shè)計(jì)的輸出：網(wǎng)表（元件及其連接關(guān)系）或邏網(wǎng)表（元件及其連接關(guān)系）或邏輯圖、電路圖輯圖、電路圖 軟件支持軟件支持：邏輯綜合、邏輯模擬、電路模擬、時(shí)序分析等軟：邏輯綜合、邏輯模擬、電路模擬、時(shí)序分析等軟件件 (EDA軟件系統(tǒng)中已集成軟件系統(tǒng)中已集成

16、) 電路模擬與驗(yàn)證電路模擬與驗(yàn)證原理圖輸入原理圖輸入模擬單元庫模擬單元庫實(shí)際設(shè)計(jì)流程實(shí)際設(shè)計(jì)流程3. 版圖設(shè)計(jì)版圖設(shè)計(jì)概念：根據(jù)邏輯與電路功能和性能要求以及工藝概念：根據(jù)邏輯與電路功能和性能要求以及工藝水平要求來設(shè)計(jì)光刻用的掩膜版圖，水平要求來設(shè)計(jì)光刻用的掩膜版圖， IC設(shè)計(jì)的最終輸出。設(shè)計(jì)的最終輸出。什么是版圖？一組相互套合的圖形，各層版圖相什么是版圖？一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。來表示。 版圖與所采用的制備工藝緊密相關(guān)版圖與所采用的制備工藝緊密相關(guān)版圖設(shè)計(jì)過程：由底向上過程版圖設(shè)計(jì)過程：由底向上過

17、程 主要是布局布線過程主要是布局布線過程 布局：將模塊安置在芯片的適當(dāng)位置，滿足一定目標(biāo)布局：將模塊安置在芯片的適當(dāng)位置，滿足一定目標(biāo)函數(shù)。對級(jí)別最低的功能塊，是指根據(jù)連接關(guān)系，確函數(shù)。對級(jí)別最低的功能塊，是指根據(jù)連接關(guān)系，確定各單元的位置，級(jí)別高一些的，是分配較低級(jí)別功定各單元的位置，級(jí)別高一些的，是分配較低級(jí)別功能塊的位置，使芯片面積盡量小。能塊的位置，使芯片面積盡量小。 布線：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域布線：根據(jù)電路的連接關(guān)系（連接表）在指定區(qū)域（面積、形狀、層次）百分之百完成連線。布線均勻，（面積、形狀、層次）百分之百完成連線。布線均勻，優(yōu)化連線長度、保證布通率。優(yōu)化連線長

18、度、保證布通率。版圖設(shè)計(jì)過程版圖設(shè)計(jì)過程大多數(shù)基于單元庫實(shí)現(xiàn)大多數(shù)基于單元庫實(shí)現(xiàn)（1）軟件自動(dòng)轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則芯片）軟件自動(dòng)轉(zhuǎn)換到版圖，可人工調(diào)整（規(guī)則芯片）（2）布圖規(guī)劃（）布圖規(guī)劃（floor planning)工具工具 布局布線工具（布局布線工具（place&route） 布圖規(guī)劃：布圖規(guī)劃：在一定約束條件下對設(shè)計(jì)進(jìn)行物理劃分，在一定約束條件下對設(shè)計(jì)進(jìn)行物理劃分，并初步確定芯片面積和形狀、單元區(qū)位置、功能塊的并初步確定芯片面積和形狀、單元區(qū)位置、功能塊的面積形狀和相對位置、面積形狀和相對位置、I/O位置，產(chǎn)生布線網(wǎng)格，還可位置，產(chǎn)生布線網(wǎng)格，還可以規(guī)劃電源、地線以及數(shù)據(jù)通道分

19、布以規(guī)劃電源、地線以及數(shù)據(jù)通道分布（3）全人工版圖設(shè)計(jì)：人工布圖規(guī)劃，提取單元，）全人工版圖設(shè)計(jì)：人工布圖規(guī)劃，提取單元， 人工布局布線（由底向上：人工布局布線（由底向上： 小功能塊到大功能塊）小功能塊到大功能塊）單元庫中基本單元單元庫中基本單元較小的功能塊較小的功能塊總體版圖總體版圖版圖檢查與驗(yàn)證版圖檢查與驗(yàn)證布局布線布局布線布局布線布局布線較大的功能塊較大的功能塊布局布線布局布線布圖規(guī)劃布圖規(guī)劃人工版圖設(shè)人工版圖設(shè)計(jì)典型過程計(jì)典型過程 版圖驗(yàn)證與檢查版圖驗(yàn)證與檢查 DRC(design rule check)幾何設(shè)計(jì)規(guī)則檢查幾何設(shè)計(jì)規(guī)則檢查 ERC(electrical rule chec

20、k)電學(xué)規(guī)則檢查電學(xué)規(guī)則檢查 LVS(layout versus schematic)網(wǎng)表一致性檢查網(wǎng)表一致性檢查 POSTSIM：后仿真（提取實(shí)際版圖參數(shù)、電阻、電后仿真（提取實(shí)際版圖參數(shù)、電阻、電容，生成帶寄生量的器件級(jí)網(wǎng)表，進(jìn)行開關(guān)級(jí)邏輯模容，生成帶寄生量的器件級(jí)網(wǎng)表，進(jìn)行開關(guān)級(jí)邏輯模擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和擬或電路模擬，以驗(yàn)證設(shè)計(jì)出的電路功能的正確性和時(shí)序性能等時(shí)序性能等)，產(chǎn)生測試向量，產(chǎn)生測試向量 軟件支持：成熟的軟件支持：成熟的CAD工具用于版圖編輯、人機(jī)交工具用于版圖編輯、人機(jī)交互式布局布線、自動(dòng)布局布線以及版圖檢查和驗(yàn)證互式布局布線、自動(dòng)布局布線以及版圖

21、檢查和驗(yàn)證 設(shè)計(jì)規(guī)則設(shè)計(jì)規(guī)則 IC設(shè)計(jì)與工藝制備之間的接口設(shè)計(jì)與工藝制備之間的接口 制定目的：使制定目的：使芯片尺寸芯片尺寸在在盡可能小盡可能小的前提下，避的前提下，避免線條寬度的偏差和不同層版免線條寬度的偏差和不同層版套準(zhǔn)偏差套準(zhǔn)偏差可能帶來可能帶來的問題，盡可能地的問題，盡可能地提高電路制備的成品率提高電路制備的成品率 什么是設(shè)計(jì)規(guī)則？考慮器件在正常工作的條件下，什么是設(shè)計(jì)規(guī)則？考慮器件在正常工作的條件下，根據(jù)實(shí)際工藝水平根據(jù)實(shí)際工藝水平(包括光刻特性、刻蝕能力、對包括光刻特性、刻蝕能力、對準(zhǔn)容差等準(zhǔn)容差等)和成品率要求，給出的和成品率要求，給出的一組同一工藝層一組同一工藝層及不同工藝層之

22、間幾何尺寸的限制及不同工藝層之間幾何尺寸的限制，主要包括線，主要包括線寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分寬、間距、覆蓋、露頭、凹口、面積等規(guī)則，分別給出它們的最小值，以防止掩膜圖形的斷裂、別給出它們的最小值，以防止掩膜圖形的斷裂、連接和一些不良物理效應(yīng)的出現(xiàn)。連接和一些不良物理效應(yīng)的出現(xiàn)。 設(shè)計(jì)規(guī)則的表示方法設(shè)計(jì)規(guī)則的表示方法 以以 為單位：把大多數(shù)尺寸（覆蓋，出頭等等）約為單位：把大多數(shù)尺寸（覆蓋，出頭等等）約定為定為 的倍數(shù)的倍數(shù) 與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理與工藝線所具有的工藝分辨率有關(guān)，線寬偏離理想特征尺寸的上限以及掩膜版之間的最大套準(zhǔn)偏差，想特征尺寸的上限以及掩

23、膜版之間的最大套準(zhǔn)偏差，一般等于柵長度的一半。一般等于柵長度的一半。 優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸優(yōu)點(diǎn)：版圖設(shè)計(jì)獨(dú)立于工藝和實(shí)際尺寸 舉例舉例(參見書本參見書本p136) 以微米為單位：每個(gè)尺寸之間沒有必然的比例關(guān)系，以微米為單位：每個(gè)尺寸之間沒有必然的比例關(guān)系， 提高每一尺寸的合理度；簡化度不高提高每一尺寸的合理度；簡化度不高 舉例舉例（參見王志功課件第四章）（參見王志功課件第四章） 總體要求總體要求系統(tǒng)功能設(shè)計(jì)系統(tǒng)功能設(shè)計(jì)寄存器傳輸級(jí)寄存器傳輸級(jí)描述描述寄存器傳輸級(jí)寄存器傳輸級(jí)模擬與驗(yàn)證模擬與驗(yàn)證子系統(tǒng)子系統(tǒng)/功能塊功能塊綜綜 合合門級(jí)邏輯門級(jí)邏輯網(wǎng)表網(wǎng)表邏輯模擬邏輯模擬與驗(yàn)證與驗(yàn)證

24、電路模擬電路模擬與驗(yàn)證與驗(yàn)證版圖生成版圖生成邏輯圖邏輯圖電路圖電路圖最終版圖數(shù)據(jù)最終版圖數(shù)據(jù)與測試向量與測試向量制版制版與工藝流片與工藝流片計(jì)算機(jī)輔助計(jì)算機(jī)輔助測試測試( ICCAT)生產(chǎn)定型生產(chǎn)定型工藝模擬工藝模擬版圖幾何設(shè)計(jì)規(guī)則和版圖幾何設(shè)計(jì)規(guī)則和電學(xué)規(guī)則檢查電學(xué)規(guī)則檢查網(wǎng)表一致性檢網(wǎng)表一致性檢查和后仿真查和后仿真 IC設(shè)計(jì)流程視具體系統(tǒng)而定設(shè)計(jì)流程視具體系統(tǒng)而定 隨著隨著 IC CAD系統(tǒng)的發(fā)展，系統(tǒng)的發(fā)展，IC設(shè)計(jì)更側(cè)重系統(tǒng)設(shè)計(jì)設(shè)計(jì)更側(cè)重系統(tǒng)設(shè)計(jì) 正向設(shè)計(jì)，逆向設(shè)計(jì)正向設(shè)計(jì)，逆向設(shè)計(jì) SoC: IP（Intelligent Proprietary） 庫庫(優(yōu)化設(shè)計(jì)優(yōu)化設(shè)計(jì))軟核：行為級(jí)

25、描述，與工藝無關(guān)軟核：行為級(jí)描述，與工藝無關(guān)firm IP: 門級(jí)門級(jí) hard IP:版圖級(jí)，版圖級(jí)， D/A A/D DRAM，優(yōu)化的深亞微米電路等優(yōu)化的深亞微米電路等 IC設(shè)計(jì)與電路制備相對獨(dú)立的新模式設(shè)計(jì)與電路制備相對獨(dú)立的新模式 Foundry的出現(xiàn)的出現(xiàn) 軟核（軟核（soft IP）是用）是用VHDL等硬件描述語言描述的功能塊，但是并不涉及用等硬件描述語言描述的功能塊，但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。軟什么具體電路元件實(shí)現(xiàn)這些功能。軟IP通常是以硬件描述語言通常是以硬件描述語言HDL源文件的源文件的形勢出現(xiàn)，應(yīng)用開發(fā)過程與普通的形勢出現(xiàn)，應(yīng)用開發(fā)過程與普通的HDL設(shè)計(jì)也

26、十分相似，只是所需的開發(fā)硬設(shè)計(jì)也十分相似，只是所需的開發(fā)硬軟件環(huán)境比較昂貴。軟軟件環(huán)境比較昂貴。軟IP的設(shè)計(jì)周期短，設(shè)計(jì)投入少。由于不涉及物理實(shí)現(xiàn)，的設(shè)計(jì)周期短，設(shè)計(jì)投入少。由于不涉及物理實(shí)現(xiàn)，為后續(xù)設(shè)計(jì)留有很大的發(fā)揮空間，增大了為后續(xù)設(shè)計(jì)留有很大的發(fā)揮空間，增大了IP的靈活性和適應(yīng)性。其主要缺點(diǎn)的靈活性和適應(yīng)性。其主要缺點(diǎn)是在一定程度上使后續(xù)工序無法適應(yīng)整體設(shè)計(jì)，從而需要一定程度的軟是在一定程度上使后續(xù)工序無法適應(yīng)整體設(shè)計(jì)，從而需要一定程度的軟IP修修正，在性能上也不可能獲得全面的優(yōu)化。由于軟核是以源代碼的形式提供，正，在性能上也不可能獲得全面的優(yōu)化。由于軟核是以源代碼的形式提供，盡管源代碼

27、可以采用加密方法，但其知識(shí)產(chǎn)權(quán)保護(hù)問題不容忽視。盡管源代碼可以采用加密方法，但其知識(shí)產(chǎn)權(quán)保護(hù)問題不容忽視。 硬核（硬核（hard IP）提供設(shè)計(jì)階段最終階段產(chǎn)品：掩模。以經(jīng)過完全的布局布）提供設(shè)計(jì)階段最終階段產(chǎn)品：掩模。以經(jīng)過完全的布局布線的網(wǎng)表形式提供，這種硬核既具有可預(yù)見性，同時(shí)還可以針對特定工藝或線的網(wǎng)表形式提供，這種硬核既具有可預(yù)見性，同時(shí)還可以針對特定工藝或購買商進(jìn)行功耗和尺寸上的優(yōu)化。盡管硬核由于缺乏靈活性而可移植性差，購買商進(jìn)行功耗和尺寸上的優(yōu)化。盡管硬核由于缺乏靈活性而可移植性差，但由于無須提供寄存器轉(zhuǎn)移級(jí)但由于無須提供寄存器轉(zhuǎn)移級(jí)(RTL)文件，因而更易于實(shí)現(xiàn)文件，因而更易于

28、實(shí)現(xiàn)IP保護(hù)。保護(hù)。 固核（固核（firm IP）則是軟核和硬核的折衷。大多數(shù)應(yīng)用于）則是軟核和硬核的折衷。大多數(shù)應(yīng)用于FPGA的的IP內(nèi)核內(nèi)核均為軟核，軟核有助于用戶調(diào)節(jié)參數(shù)并增強(qiáng)可復(fù)用性。軟核通常以加密形式均為軟核，軟核有助于用戶調(diào)節(jié)參數(shù)并增強(qiáng)可復(fù)用性。軟核通常以加密形式提供，這樣實(shí)際的提供，這樣實(shí)際的 RTL對用戶是不可見的，但布局和布線靈活。在這些加密對用戶是不可見的，但布局和布線靈活。在這些加密的軟核中，如果對內(nèi)核進(jìn)行了參數(shù)化，那么用戶就可通過頭文件或圖形用戶的軟核中，如果對內(nèi)核進(jìn)行了參數(shù)化，那么用戶就可通過頭文件或圖形用戶接口接口(GUI)方便地對參數(shù)進(jìn)行操作。對于那些對時(shí)序要求嚴(yán)

29、格的內(nèi)核方便地對參數(shù)進(jìn)行操作。對于那些對時(shí)序要求嚴(yán)格的內(nèi)核(如如PCI接口內(nèi)核接口內(nèi)核)，可預(yù)布線特定信號(hào)或分配特定的布線資源，以滿足時(shí)序要求。這，可預(yù)布線特定信號(hào)或分配特定的布線資源，以滿足時(shí)序要求。這些內(nèi)核可歸類為固核，由于內(nèi)核是預(yù)先設(shè)計(jì)的代碼模塊，因此這有可能影響些內(nèi)核可歸類為固核，由于內(nèi)核是預(yù)先設(shè)計(jì)的代碼模塊，因此這有可能影響包含該內(nèi)核的整體設(shè)計(jì)。由于內(nèi)核的建立包含該內(nèi)核的整體設(shè)計(jì)。由于內(nèi)核的建立(setup)、保持時(shí)間和握手信號(hào)都可、保持時(shí)間和握手信號(hào)都可能是固定的，因此其它電路的設(shè)計(jì)時(shí)都必須考慮與該內(nèi)核進(jìn)行正確地接口。能是固定的，因此其它電路的設(shè)計(jì)時(shí)都必須考慮與該內(nèi)核進(jìn)行正確地接口

30、。如果內(nèi)核具有固定布局或部分固定的布局，那么這還將影響其它電路的布局。如果內(nèi)核具有固定布局或部分固定的布局，那么這還將影響其它電路的布局。 VDSM（Very Deep SubMicrometer ）電路設(shè)計(jì)電路設(shè)計(jì)對設(shè)計(jì)流程的影響對設(shè)計(jì)流程的影響美美國國國國家家半半導(dǎo)導(dǎo)體體協(xié)協(xié)會(huì)會(huì)(SIA)預(yù)預(yù)測測 年年份份 1999 2001 2003 2006 2009 2012 密密集集線線條條：半半節(jié)節(jié)距距( m) 0.18 0.15 0.13 0.10 0.07 0.05 縮縮小小率率 - 0.83 0.86 0.77 0.70 0.71 孤孤立立線線條條：MPU柵柵長長( m) 0.14 0.1

31、2 0.10 0.07 0.05 0.035 縮縮小小率率 - 0.86 0.83 0.70 0.71 0.70 DRAM 樣樣品品 1G - 4G 16G 64G 256G DRAM 批批量量產(chǎn)產(chǎn)品品 256M 1G 1G 4G 16G 64G VDSM電路設(shè)計(jì)對設(shè)計(jì)流程的影電路設(shè)計(jì)對設(shè)計(jì)流程的影響響時(shí)序問題突出，互連延遲超過門延遲，邏輯設(shè)計(jì)時(shí)序問題突出，互連延遲超過門延遲，邏輯設(shè)計(jì)用的互連延遲模型與實(shí)際互連延遲特性不一致，用的互連延遲模型與實(shí)際互連延遲特性不一致，通過邏輯設(shè)計(jì)的時(shí)序在布局布線后不符合要求。通過邏輯設(shè)計(jì)的時(shí)序在布局布線后不符合要求。 在邏輯設(shè)計(jì)階段加入物理設(shè)計(jì)的數(shù)據(jù)在邏輯設(shè)計(jì)

32、階段加入物理設(shè)計(jì)的數(shù)據(jù) 綜合優(yōu)化中的關(guān)鍵路徑以綜合優(yōu)化中的關(guān)鍵路徑以SDF(Standard Delay Format)格式傳給布圖規(guī)劃，初步的連線延遲再傳格式傳給布圖規(guī)劃，初步的連線延遲再傳給綜合優(yōu)化工具（以給綜合優(yōu)化工具（以PDEF格式）格式） 布局后將更精確的互連信息通過布局后將更精確的互連信息通過FLOORPLAN TOOL傳給綜合優(yōu)化工具，進(jìn)行布局迭代傳給綜合優(yōu)化工具，進(jìn)行布局迭代 時(shí)延驅(qū)動(dòng)布線，完成后進(jìn)行延遲計(jì)算和時(shí)序分析，時(shí)延驅(qū)動(dòng)布線，完成后進(jìn)行延遲計(jì)算和時(shí)序分析，布線迭代布線迭代VDSM電路設(shè)計(jì)對設(shè)計(jì)流程的影電路設(shè)計(jì)對設(shè)計(jì)流程的影響響 布圖時(shí)面向互連，先布互連網(wǎng)，再布模塊布圖時(shí)

33、面向互連，先布互連網(wǎng)，再布模塊 集成度提高：集成度提高： 可重用（可重用（REUSE）模塊模塊 IP模塊模塊 針對各針對各 IP模塊和其他模塊進(jìn)行布圖規(guī)劃，如何對模塊和其他模塊進(jìn)行布圖規(guī)劃，如何對IP模塊等已設(shè)計(jì)好的模塊進(jìn)行處理模塊等已設(shè)計(jì)好的模塊進(jìn)行處理 功耗問題，尤其高層次設(shè)計(jì)中考慮功耗問題，尤其高層次設(shè)計(jì)中考慮 布圖中寄生參數(shù)提取變成三維問題布圖中寄生參數(shù)提取變成三維問題全定制設(shè)計(jì)全定制設(shè)計(jì)對于集成電路，一般采用全定制的設(shè)計(jì)方法或者對于集成電路，一般采用全定制的設(shè)計(jì)方法或者各種專用集成電路的設(shè)計(jì)方法，全定制的設(shè)計(jì)方各種專用集成電路的設(shè)計(jì)方法，全定制的設(shè)計(jì)方法一般用于通用數(shù)字集成電路、模擬

34、集成電路、法一般用于通用數(shù)字集成電路、模擬集成電路、和數(shù)?；旌霞呻娐?。和數(shù)?；旌霞呻娐?。通用（微處理器、存儲(chǔ)器）專用集成電路（通用（微處理器、存儲(chǔ)器）專用集成電路（ASIC：Application-Specific Integrated Circuit）（）（相對相對通用電路而言）通用電路而言）全定制設(shè)計(jì)方法、半定制設(shè)計(jì)方法、可編程邏輯全定制設(shè)計(jì)方法、半定制設(shè)計(jì)方法、可編程邏輯器件以及基于這些方法的兼容設(shè)計(jì)方法器件以及基于這些方法的兼容設(shè)計(jì)方法 設(shè)計(jì)方法選取的主要依據(jù)：設(shè)計(jì)周期、設(shè)計(jì)成本、設(shè)計(jì)方法選取的主要依據(jù)：設(shè)計(jì)周期、設(shè)計(jì)成本、芯片成本、芯片尺寸、設(shè)計(jì)靈活性、保密性和可靠芯片成本、芯片

35、尺寸、設(shè)計(jì)靈活性、保密性和可靠性等性等 最主要的：設(shè)計(jì)成本在芯片成本中所占比例最主要的：設(shè)計(jì)成本在芯片成本中所占比例 芯片成本芯片成本CT：（CD：設(shè)計(jì)費(fèi)用：設(shè)計(jì)費(fèi)用CP ：每片硅片的工藝費(fèi)用；：每片硅片的工藝費(fèi)用；V：生產(chǎn)數(shù)量：生產(chǎn)數(shù)量 y ：成品率：成品率n：每個(gè)硅片上的芯片數(shù)量）每個(gè)硅片上的芯片數(shù)量）DPTCCCVyn=+小批量的產(chǎn)品：減小設(shè)計(jì)費(fèi)用；小批量的產(chǎn)品：減小設(shè)計(jì)費(fèi)用；大批量的產(chǎn)品：提高工藝水平，減小芯片尺寸，大批量的產(chǎn)品：提高工藝水平，減小芯片尺寸，增大圓片面積增大圓片面積版圖設(shè)計(jì)時(shí)采用人工設(shè)計(jì)，對每個(gè)器件進(jìn)行優(yōu)化，版圖設(shè)計(jì)時(shí)采用人工設(shè)計(jì)，對每個(gè)器件進(jìn)行優(yōu)化，芯片性能獲得最佳，

36、芯片尺寸最小芯片性能獲得最佳，芯片尺寸最小設(shè)計(jì)周期長，設(shè)計(jì)成本高，適用于性能要求極高設(shè)計(jì)周期長，設(shè)計(jì)成本高，適用于性能要求極高或批量很大的產(chǎn)品，模擬電路或批量很大的產(chǎn)品，模擬電路符號(hào)式版圖設(shè)計(jì)：用一組符號(hào)式版圖設(shè)計(jì)：用一組事先定義好的符號(hào)事先定義好的符號(hào)來表來表示版圖中示版圖中不同層版不同層版之間的信息，通過自動(dòng)轉(zhuǎn)換程之間的信息，通過自動(dòng)轉(zhuǎn)換程序轉(zhuǎn)換序轉(zhuǎn)換 舉例：棍圖：棍形符號(hào)、不同顏色舉例：棍圖：棍形符號(hào)、不同顏色不必考慮設(shè)計(jì)規(guī)則的要求；設(shè)計(jì)靈活性大不必考慮設(shè)計(jì)規(guī)則的要求；設(shè)計(jì)靈活性大符號(hào)間距不固定，進(jìn)行版圖壓縮，減小芯片面積符號(hào)間距不固定，進(jìn)行版圖壓縮，減小芯片面積V VDDDDV Vss

37、ss 專用集成電路（專用集成電路（ASIC：Application-Specific Integrated Circuit）（）（相對通用電路而言）相對通用電路而言）針對某一應(yīng)用或某一客戶的特殊要求設(shè)計(jì)的集成電路針對某一應(yīng)用或某一客戶的特殊要求設(shè)計(jì)的集成電路 批量小、單片功能強(qiáng)：降低設(shè)計(jì)開發(fā)費(fèi)用批量小、單片功能強(qiáng)：降低設(shè)計(jì)開發(fā)費(fèi)用主要的主要的ASIC設(shè)計(jì)方法：設(shè)計(jì)方法：門陣列設(shè)計(jì)方法：半定制門陣列設(shè)計(jì)方法：半定制標(biāo)準(zhǔn)單元設(shè)計(jì)方法：定制標(biāo)準(zhǔn)單元設(shè)計(jì)方法：定制 掩膜版方法掩膜版方法積木塊設(shè)計(jì)方法：定制積木塊設(shè)計(jì)方法：定制可編程邏輯器件設(shè)計(jì)方法可編程邏輯器件設(shè)計(jì)方法門陣列設(shè)計(jì)方法（門陣列設(shè)計(jì)方法（G

38、A方法）方法） 概念：概念：形狀和尺寸完全相同的單元排列成陣形狀和尺寸完全相同的單元排列成陣列，每個(gè)單元內(nèi)部含有若干器件，單元之間留列，每個(gè)單元內(nèi)部含有若干器件，單元之間留有布線通道，通道寬度和位置固定，并預(yù)先完有布線通道，通道寬度和位置固定，并預(yù)先完成接觸孔和連線以外的芯片加工步驟，形成母成接觸孔和連線以外的芯片加工步驟，形成母片片 根據(jù)不同的應(yīng)用，設(shè)計(jì)出不同的接觸孔版和金根據(jù)不同的應(yīng)用，設(shè)計(jì)出不同的接觸孔版和金屬連線版，單元內(nèi)部連線及單元間連線實(shí)現(xiàn)所屬連線版，單元內(nèi)部連線及單元間連線實(shí)現(xiàn)所需電路功能需電路功能 母片半定制技術(shù)母片半定制技術(shù)門陣列結(jié)構(gòu)門陣列結(jié)構(gòu)單元區(qū)結(jié)構(gòu)：單元區(qū)結(jié)構(gòu)： 舉例：

39、六管舉例：六管CMOS單元單元 由該結(jié)構(gòu)實(shí)現(xiàn)三輸入或非門由該結(jié)構(gòu)實(shí)現(xiàn)三輸入或非門 輸入輸入/輸出單元：芯片四周輸出單元：芯片四周 舉例：圖舉例：圖5.16，輸入、輸出、電源，輸入、輸出、電源 輸入保護(hù)輸入保護(hù)(防止柵擊穿防止柵擊穿)：嵌位二極管、保護(hù)電阻：嵌位二極管、保護(hù)電阻 輸出驅(qū)動(dòng)：寬長比大的器件（梳狀或馬蹄狀）輸出驅(qū)動(dòng)：寬長比大的器件（梳狀或馬蹄狀）寄存器傳輸寄存器傳輸級(jí)行為描述級(jí)行為描述邏輯網(wǎng)表邏輯網(wǎng)表邏輯模擬邏輯模擬制版制版/流片流片/測試測試/封裝封裝設(shè)計(jì)中心設(shè)計(jì)中心Foundry向向Foundry提供提供網(wǎng)表網(wǎng)表布局布線布局布線掩膜版圖掩膜版圖版圖檢查版圖檢查/網(wǎng)表和參數(shù)網(wǎng)表和參

40、數(shù)提取提取/網(wǎng)表一致性檢查網(wǎng)表一致性檢查后仿真后仿真產(chǎn)生測試向量產(chǎn)生測試向量行為仿真行為仿真邏輯圖邏輯圖綜合綜合生成延遲生成延遲文件文件單元庫單元庫門陣列設(shè)計(jì)過程門陣列設(shè)計(jì)過程門陣列方法的設(shè)計(jì)特點(diǎn)：設(shè)計(jì)周期短，設(shè)計(jì)成本門陣列方法的設(shè)計(jì)特點(diǎn)：設(shè)計(jì)周期短，設(shè)計(jì)成本低，適合設(shè)計(jì)適當(dāng)規(guī)模、中等性能、要求設(shè)計(jì)時(shí)低，適合設(shè)計(jì)適當(dāng)規(guī)模、中等性能、要求設(shè)計(jì)時(shí)間短、數(shù)量相對較少的電路間短、數(shù)量相對較少的電路不足：設(shè)計(jì)靈活性較低；門利用率低；芯片面積不足：設(shè)計(jì)靈活性較低；門利用率低；芯片面積浪費(fèi)浪費(fèi)門海設(shè)計(jì)技術(shù)：一對不共柵的門海設(shè)計(jì)技術(shù)：一對不共柵的P管和管和N管組成的基管組成的基本單元鋪滿整個(gè)芯片，布線通道不確

41、定（可將基本單元鋪滿整個(gè)芯片，布線通道不確定（可將基本單元鏈改成無用器件區(qū)走線），宏單元連線在本單元鏈改成無用器件區(qū)走線），宏單元連線在無用器件區(qū)上進(jìn)行無用器件區(qū)上進(jìn)行門利用率高，集成密度大，布線靈活，保證布線門利用率高，集成密度大，布線靈活，保證布線布通率布通率 仍有布線通道，增加通道是單元高度的整數(shù)倍，仍有布線通道，增加通道是單元高度的整數(shù)倍，布線通道下的晶體管不可用布線通道下的晶體管不可用激光掃描陣列：特殊的門陣列設(shè)計(jì)方法激光掃描陣列：特殊的門陣列設(shè)計(jì)方法 對于一個(gè)特殊結(jié)構(gòu)的門陣列母片，片上晶體管和對于一個(gè)特殊結(jié)構(gòu)的門陣列母片，片上晶體管和邏輯門之間都有電學(xué)連接，邏輯門之間都有電學(xué)連接，

42、用專門的激光掃描光用專門的激光掃描光刻設(shè)備切斷不需要連接處的連線刻設(shè)備切斷不需要連接處的連線，實(shí)現(xiàn)，實(shí)現(xiàn)ASIC功能。功能。 只需一步刻鋁工藝，加工周期短；只需一步刻鋁工藝，加工周期短；采用激光掃描曝光，省去了常規(guī)門陣列方法中的采用激光掃描曝光，省去了常規(guī)門陣列方法中的制版工藝。但制備時(shí)間較長。制版工藝。但制備時(shí)間較長。 一般用于小批量一般用于小批量(2002000塊塊)ASIC的制造的制造 標(biāo)準(zhǔn)單元設(shè)計(jì)方法（標(biāo)準(zhǔn)單元設(shè)計(jì)方法（SC方法）方法） 一種庫單元設(shè)計(jì)方法一種庫單元設(shè)計(jì)方法 概念：概念：從標(biāo)準(zhǔn)單元庫中調(diào)用事先經(jīng)過精心設(shè)計(jì)的邏輯單從標(biāo)準(zhǔn)單元庫中調(diào)用事先經(jīng)過精心設(shè)計(jì)的邏輯單元，并排列成行，

43、行間留有可調(diào)整的布線通道，再按功能元，并排列成行，行間留有可調(diào)整的布線通道，再按功能要求將各內(nèi)部單元以及輸入要求將各內(nèi)部單元以及輸入/輸出單元連接起來，形成所輸出單元連接起來，形成所需的專用電路需的專用電路芯片布局：芯片布局：芯片中心是單元區(qū)，輸入芯片中心是單元區(qū)，輸入/輸出單元和壓焊塊輸出單元和壓焊塊在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道在芯片四周，基本單元具有等高不等寬的結(jié)構(gòu)，布線通道區(qū)沒有寬度的限制，利于實(shí)現(xiàn)優(yōu)化布線。區(qū)沒有寬度的限制，利于實(shí)現(xiàn)優(yōu)化布線。 標(biāo)準(zhǔn)單元庫：標(biāo)準(zhǔn)單元庫中的單元是用人工標(biāo)準(zhǔn)單元庫：標(biāo)準(zhǔn)單元庫中的單元是用人工優(yōu)化設(shè)計(jì)優(yōu)化設(shè)計(jì)的，力求的，力求達(dá)到最小的面積

44、和最好的性能，完成設(shè)計(jì)規(guī)則檢查和電學(xué)驗(yàn)證達(dá)到最小的面積和最好的性能，完成設(shè)計(jì)規(guī)則檢查和電學(xué)驗(yàn)證描述電路單元在不同層級(jí)的屬性的一組數(shù)據(jù)描述電路單元在不同層級(jí)的屬性的一組數(shù)據(jù)邏輯符號(hào)（邏輯符號(hào)（L）：）：單元名稱與符號(hào)、單元名稱與符號(hào)、I/O端：用于邏輯圖端：用于邏輯圖功能描述功能描述電路結(jié)構(gòu)、電學(xué)指標(biāo)電路結(jié)構(gòu)、電學(xué)指標(biāo)拓?fù)浒鎴D（拓?fù)浒鎴D（O）：）：拓?fù)鋯卧?、單元寬度高度、拓?fù)鋯卧?、單元寬度高度、I/O位置及名稱位置及名稱掩膜版圖（掩膜版圖（A）舉例：舉例： 不同設(shè)計(jì)階段調(diào)用不同描述不同設(shè)計(jì)階段調(diào)用不同描述 標(biāo)準(zhǔn)單元庫主要包括標(biāo)準(zhǔn)單元庫主要包括 與非門、或非門、觸發(fā)器、鎖存器、移位寄存器與非門

45、、或非門、觸發(fā)器、鎖存器、移位寄存器 加法器、乘法器、除法器、算術(shù)運(yùn)算單元、加法器、乘法器、除法器、算術(shù)運(yùn)算單元、FIFO等較大規(guī)模單元等較大規(guī)模單元 模擬單元模塊：振蕩器、比較器等模擬單元模塊：振蕩器、比較器等 同一功能的單元有幾種不同的類型，視應(yīng)用不同選擇同一功能的單元有幾種不同的類型，視應(yīng)用不同選擇 標(biāo)準(zhǔn)單元設(shè)計(jì)標(biāo)準(zhǔn)單元設(shè)計(jì) 基本排列形式：基本排列形式：雙邊雙邊I/O、單邊單邊I/O、連線單元（單層布線中連線單元（單層布線中用得較多、跨單元連線）用得較多、跨單元連線） 走線：走線：電源和地線一般要求從單元左右邊進(jìn)出，信號(hào)端從上下進(jìn)出。可電源和地線一般要求從單元左右邊進(jìn)出，信號(hào)端從上下進(jìn)出

46、?？梢栽趩卧獌?nèi)部或單元邊界以在單元內(nèi)部或單元邊界電源線可以放在單元外，在布線通道內(nèi)，便于根據(jù)單元功率要求電源線可以放在單元外，在布線通道內(nèi)，便于根據(jù)單元功率要求調(diào)整寬度，從各單元引出端口調(diào)整寬度，從各單元引出端口電源線水平金屬線，信號(hào)線用第二層金屬或垂直多晶硅線，單元電源線水平金屬線，信號(hào)線用第二層金屬或垂直多晶硅線，單元內(nèi)部連線用第一層金屬和多晶硅，內(nèi)部連線用第一層金屬和多晶硅， 單元之間連線在走線通道內(nèi)單元之間連線在走線通道內(nèi) 單元拼接單元拼接 單元高度：器件寬度，（考慮最小延遲，最省面積，足夠高度單元高度：器件寬度，（考慮最小延遲，最省面積，足夠高度以保證電源線、地線、單元內(nèi)部連線）以保

47、證電源線、地線、單元內(nèi)部連線） SC方法設(shè)計(jì)流程與門陣列類似方法設(shè)計(jì)流程與門陣列類似 SC方法特點(diǎn)：方法特點(diǎn)：需要全套掩膜版，屬于定制設(shè)計(jì)方法需要全套掩膜版，屬于定制設(shè)計(jì)方法門陣列方法：合適的母片，固定的單元數(shù)、壓焊塊門陣列方法：合適的母片，固定的單元數(shù)、壓焊塊數(shù)和通道間距數(shù)和通道間距 標(biāo)準(zhǔn)單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，標(biāo)準(zhǔn)單元方法：可變的單元數(shù)、壓焊塊數(shù)、通道間距，布局布線的自由度增大布局布線的自由度增大較高的芯片利用率和連線布通率較高的芯片利用率和連線布通率依賴于標(biāo)準(zhǔn)單元庫，依賴于標(biāo)準(zhǔn)單元庫，SC庫建立需較長的周期和較高庫建立需較長的周期和較高的成本，尤其工藝更新時(shí)的成本，尤

48、其工藝更新時(shí)適用于中批量或者小批量但是性能要求較高的芯片設(shè)計(jì)適用于中批量或者小批量但是性能要求較高的芯片設(shè)計(jì)積木塊設(shè)計(jì)方法：積木塊設(shè)計(jì)方法： BBL方法方法（通用單元設(shè)計(jì)方法）（通用單元設(shè)計(jì)方法）布圖特點(diǎn)：任意形狀的單元（一般為矩形或布圖特點(diǎn)：任意形狀的單元（一般為矩形或“L”L”型）、任意位置、無布線通道型）、任意位置、無布線通道BBL單元：較大規(guī)模的功能塊（如單元：較大規(guī)模的功能塊（如ROM、RAM、ALU或模擬電路單元等），單元可以用或模擬電路單元等），單元可以用GA、SC、PLD或全定制方法設(shè)計(jì)或全定制方法設(shè)計(jì)設(shè)計(jì)過程：可以基于設(shè)計(jì)過程：可以基于Foundry提供的單元庫，更提倡提供的

49、單元庫，更提倡用自己的單元庫用自己的單元庫 平面布置：影響延遲的單元靠近安放平面布置：影響延遲的單元靠近安放 軟件預(yù)估性能軟件預(yù)估性能 詳細(xì)布圖詳細(xì)布圖 后仿真后仿真 BBL方法特點(diǎn)：較大的設(shè)計(jì)自由度，可以方法特點(diǎn)：較大的設(shè)計(jì)自由度，可以在版圖和性能在版圖和性能上得到最佳的優(yōu)化上得到最佳的優(yōu)化布圖算法發(fā)展中：通道不規(guī)則，連線端口布圖算法發(fā)展中：通道不規(guī)則，連線端口在單元四周，位置不規(guī)則在單元四周，位置不規(guī)則可編程邏輯器件設(shè)計(jì)方法（可編程邏輯器件設(shè)計(jì)方法（PLD方法）方法）概念：概念：用戶通過生產(chǎn)商提供的通用器件自行進(jìn)行現(xiàn)場編用戶通過生產(chǎn)商提供的通用器件自行進(jìn)行現(xiàn)場編程和制造，或者通過對與或矩陣

50、進(jìn)行掩膜編程，得到所需程和制造，或者通過對與或矩陣進(jìn)行掩膜編程，得到所需的專用集成電路的專用集成電路編程方式：編程方式：現(xiàn)場編程：現(xiàn)場編程：采用熔斷絲、電寫入等方法對已制備好的采用熔斷絲、電寫入等方法對已制備好的PLD器件實(shí)現(xiàn)編程，不需要微電子工藝，利用相應(yīng)的器件實(shí)現(xiàn)編程，不需要微電子工藝，利用相應(yīng)的開發(fā)工具就可完成設(shè)計(jì)，有些開發(fā)工具就可完成設(shè)計(jì)，有些PLD可多次擦除，易于可多次擦除，易于系統(tǒng)和電路設(shè)計(jì)。系統(tǒng)和電路設(shè)計(jì)。掩膜編程：掩膜編程：通過設(shè)計(jì)掩膜版圖來實(shí)現(xiàn)所需的電路功能，通過設(shè)計(jì)掩膜版圖來實(shí)現(xiàn)所需的電路功能，但由于可編程邏輯器件的規(guī)則結(jié)構(gòu)，設(shè)計(jì)及驗(yàn)證比較但由于可編程邏輯器件的規(guī)則結(jié)構(gòu)，設(shè)

51、計(jì)及驗(yàn)證比較容易實(shí)現(xiàn)。容易實(shí)現(xiàn)?？删幊踢壿嬈骷诸惪删幊踢壿嬈骷诸?ROM、EPROM、EEPROM、PLA、PAL、GAL 可編程邏輯陣列（可編程邏輯陣列（PLA）：）：實(shí)現(xiàn)數(shù)字邏輯實(shí)現(xiàn)數(shù)字邏輯基本思想：組合邏輯可以轉(zhuǎn)換成與基本思想：組合邏輯可以轉(zhuǎn)換成與-或邏輯或邏輯 基本結(jié)構(gòu)：基本結(jié)構(gòu)：PLA基本結(jié)構(gòu)基本結(jié)構(gòu)“與與”矩陣矩陣“或或”矩陣矩陣X1X2XnP1PmO1O2O3Op將將“與與”矩陣或矩陣或“或或”矩陣的格點(diǎn)上是否有晶體管作矩陣的格點(diǎn)上是否有晶體管作為選擇，編程出任意邏輯。采用不規(guī)則的晶體管位置為選擇，編程出任意邏輯。采用不規(guī)則的晶體管位置實(shí)現(xiàn)一定的邏輯，但晶體管可能的位置是規(guī)則

52、的實(shí)現(xiàn)一定的邏輯，但晶體管可能的位置是規(guī)則的舉例：舉例：盡量采用盡量采用“或非或非”門門123123nnOxxxxxxxx=鬃=+時(shí)鐘時(shí)鐘2 2O O2 2O O1 1時(shí)鐘時(shí)鐘1 1a ab bV VDDDDV VDDDDPMOSPMOS管管 NMOSNMOS管管可編程陣列邏輯(PAL)和通用陣列邏輯(GAL)PAL：固定或矩陣（八個(gè)輸入端即可滿足邏輯組固定或矩陣（八個(gè)輸入端即可滿足邏輯組合要求），可編與矩陣（輸入項(xiàng)可增多）合要求），可編與矩陣（輸入項(xiàng)可增多） 結(jié)構(gòu)簡化、工藝簡單結(jié)構(gòu)簡化、工藝簡單 現(xiàn)場編程現(xiàn)場編程 不同輸出結(jié)構(gòu)選用不同的不同輸出結(jié)構(gòu)選用不同的PAL器件器件GAL：固定或矩陣：

53、固定或矩陣： 浮柵工藝：浮柵工藝：控制柵上施加足夠高的電壓且漏端接地時(shí)，控制柵上施加足夠高的電壓且漏端接地時(shí)，浮柵上將存儲(chǔ)負(fù)電荷，當(dāng)控制柵接地而漏端加適當(dāng)?shù)恼姼派蠈⒋鎯?chǔ)負(fù)電荷，當(dāng)控制柵接地而漏端加適當(dāng)?shù)恼妷簳r(shí)，浮柵將放電，實(shí)現(xiàn)了電編程；具有不揮發(fā)性，掉電壓時(shí)，浮柵將放電，實(shí)現(xiàn)了電編程；具有不揮發(fā)性，掉電后不用重新編程后不用重新編程提高可編程速度和器件速度提高可編程速度和器件速度電擦寫，可重復(fù)編程，不需要窗口式的封裝電擦寫，可重復(fù)編程，不需要窗口式的封裝 輸出邏輯單元有一些考慮：可編程可重新配置輸出邏輯單元有一些考慮：可編程可重新配置 具有安全保護(hù)單元具有安全保護(hù)單元 編程方式：現(xiàn)場編程編

54、程方式：現(xiàn)場編程 PAL 和和GAL的器件密度較低，幾百門的器件密度較低，幾百門 近年來出現(xiàn)高密度可編程邏輯器件近年來出現(xiàn)高密度可編程邏輯器件HDPLD、 系統(tǒng)內(nèi)編程邏輯器件系統(tǒng)內(nèi)編程邏輯器件IS-PLD Lattice的的 pLSI1000,2000,3000系列，系列，14000門門 HDPLD：集總布線區(qū)（集總布線區(qū)（GRP：global routing pool）：）：用于內(nèi)部邏輯用于內(nèi)部邏輯連接連接 四周通用邏輯塊（四周通用邏輯塊（GLB）、）、輸出布線區(qū)（輸出布線區(qū)（ORP：GLB輸出輸出與管腳之間互連）輸入總線與管腳之間互連）輸入總線IB 可實(shí)現(xiàn)高速控制器等，可實(shí)現(xiàn)高速控制器等，

55、DSP、數(shù)據(jù)加密等子系統(tǒng)數(shù)據(jù)加密等子系統(tǒng)系統(tǒng)內(nèi)編程邏輯器件系統(tǒng)內(nèi)編程邏輯器件IS-PLD（in system-programmable logic device ）：）：帶串行接口及使帶串行接口及使能端（用作串口或正常信號(hào)端）能端（用作串口或正常信號(hào)端）串行口：數(shù)據(jù)輸入、數(shù)據(jù)輸出、時(shí)鐘、模式選擇串行口：數(shù)據(jù)輸入、數(shù)據(jù)輸出、時(shí)鐘、模式選擇具有具有GAL和和HDPLD的可編程、再配置功能的可編程、再配置功能 可編程、再配置在系統(tǒng)內(nèi)或可編程、再配置在系統(tǒng)內(nèi)或PCB板上進(jìn)行板上進(jìn)行 消除管腳多次彎曲消除管腳多次彎曲 易于進(jìn)行電路版級(jí)測試易于進(jìn)行電路版級(jí)測試 一塊電路板有不同功能：硬件軟件化一塊電路板有

56、不同功能：硬件軟件化現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列(FPGA)（邏輯單元陣列）邏輯單元陣列）集成度高，使用靈活，引腳數(shù)多集成度高，使用靈活，引腳數(shù)多(可多達(dá)可多達(dá)100多條多條)，可以實(shí)現(xiàn)更為復(fù)雜的邏輯功能可以實(shí)現(xiàn)更為復(fù)雜的邏輯功能 不是與或結(jié)構(gòu)，以可配置邏輯功能塊不是與或結(jié)構(gòu)，以可配置邏輯功能塊（configurable logic block）排成陣列，功能塊間）排成陣列，功能塊間為互連區(qū)，輸入為互連區(qū)，輸入/輸出功能塊輸出功能塊IOB可編程的內(nèi)部連線：特殊設(shè)計(jì)的通導(dǎo)晶體管和可可編程的內(nèi)部連線：特殊設(shè)計(jì)的通導(dǎo)晶體管和可編程的開關(guān)矩陣編程的開關(guān)矩陣 CLB、IOB的配置及內(nèi)連編程通過存儲(chǔ)器

57、單元陣的配置及內(nèi)連編程通過存儲(chǔ)器單元陣列實(shí)現(xiàn)列實(shí)現(xiàn)現(xiàn)場編程現(xiàn)場編程XILINX：用用SRAM存儲(chǔ)內(nèi)容控制互連：允許修改存儲(chǔ)內(nèi)容控制互連：允許修改 配置程序配置程序 存儲(chǔ)器單元陣列中各單元狀態(tài)存儲(chǔ)器單元陣列中各單元狀態(tài)控制控制CLB的可選配置端、多路選擇端的可選配置端、多路選擇端 控制控制IOB的可選配置端的可選配置端 控制控制通導(dǎo)晶體管的狀態(tài)和開關(guān)矩陣的連接關(guān)系通導(dǎo)晶體管的狀態(tài)和開關(guān)矩陣的連接關(guān)系A(chǔ)CTEL：可熔通的點(diǎn)，不可逆，易于保密可熔通的點(diǎn)，不可逆，易于保密適用：適用：200塊以下的原型設(shè)計(jì)塊以下的原型設(shè)計(jì) PLD和和FPGA設(shè)計(jì)方法的特點(diǎn)設(shè)計(jì)方法的特點(diǎn)現(xiàn)場編程：現(xiàn)場編程： 功能、邏輯設(shè)

58、計(jì)功能、邏輯設(shè)計(jì) 網(wǎng)表網(wǎng)表 編程文件編程文件 PLD器件器件掩膜編程：掩膜編程：PLA版圖自動(dòng)生成系統(tǒng)，可以從網(wǎng)版圖自動(dòng)生成系統(tǒng)，可以從網(wǎng)表直接得到掩膜版圖表直接得到掩膜版圖設(shè)計(jì)周期短，設(shè)計(jì)效率高，有些可多次擦除，設(shè)計(jì)周期短，設(shè)計(jì)效率高，有些可多次擦除，適合新產(chǎn)品開發(fā)適合新產(chǎn)品開發(fā)編程軟件編程軟件硬件編程器硬件編程器FPGA的轉(zhuǎn)換的轉(zhuǎn)換 FPGA轉(zhuǎn)換到門陣列，降低價(jià)錢轉(zhuǎn)換到門陣列，降低價(jià)錢 網(wǎng)表轉(zhuǎn)換，用布局布線后提出的網(wǎng)表及庫單元映網(wǎng)表轉(zhuǎn)換，用布局布線后提出的網(wǎng)表及庫單元映射射 時(shí)序一致性時(shí)序一致性 門陣列芯片的可測性（門陣列芯片的可測性（FPGA母片經(jīng)過廠家嚴(yán)格母片經(jīng)過廠家嚴(yán)格測試）測試）

59、管腳的兼容性管腳的兼容性 多片多片F(xiàn)PGA向單片門陣列轉(zhuǎn)換向單片門陣列轉(zhuǎn)換布圖方法的比較布圖方法的比較 算法級(jí)寄存器級(jí)門級(jí)邏輯網(wǎng)表/邏輯圖電路圖符號(hào)圖版圖確定BBL單元/標(biāo)準(zhǔn)單元子系統(tǒng)ABC、DEG、HDJ確定PLA圖形確定布線F、IA:全定制法，B:符號(hào)法C:標(biāo)準(zhǔn)單元法D:積木塊法，E:門陣列法，F(xiàn):掩膜編程PLA法G:現(xiàn)場編程PLA法H:FPGA法I:激光掃描陣列J:硅編譯法設(shè)計(jì)技術(shù) 全定制 符號(hào)圖 積木塊(BBL) 標(biāo)準(zhǔn)單元 掩膜編程PLA 門陣列 現(xiàn)場編程PLD和FPGA 定制情況 全定制 全定制 定制 定制 定制 半定制 要求IC生產(chǎn)商提供 工藝文件及設(shè)計(jì)規(guī)則 工藝文件 BBL單元庫

60、 標(biāo)準(zhǔn)單元庫 PLA單元庫 門單元庫 PLD器件FPGA器件 向IC生產(chǎn)商提供 版圖數(shù)據(jù) 符號(hào)版圖 邏輯網(wǎng)表及測試向量 邏輯網(wǎng)表及測試向量 邏輯網(wǎng)表及測試向量 邏輯網(wǎng)表及測試向量 基片狀況 無 無 無 無 無 有 無 基于單元情況 基于BBL 單元 基于標(biāo)準(zhǔn) 單元 基于PLA 單元 基于門單元 單元的幾何形狀 任意形狀的矩形 等高不等寬的矩形 完全相同的矩形 單元的電路屬性 可有子系統(tǒng)功能 有單元電路功能 無電路屬性 布線狀況 BBL布線 寬度可變的布線通道 等寬的布線通道 掩膜版數(shù)目(單層金屬) 全套 全套 全套 全套 全套 12 設(shè)設(shè)計(jì)計(jì)技技術(shù)術(shù) 全全定定制制 符符號(hào)號(hào)圖圖 積積木木塊塊(