MODELSIM初步課件

1、ModelSimlMentor公司的ModelSim是業(yè)界最優(yōu)秀的HDL語言仿真軟件，它能提供友好的仿真環(huán)境，是業(yè)界唯一的單內核支持VHDL和Verilog混合仿真的仿真器。l它采用直接優(yōu)化的編譯技術、Tcl/Tk技術、和單一內核仿真技術，編譯仿真速度快，編譯的代碼與平臺無關，便于保護IP核，個性化的圖形界面和用戶接口，為用戶加快調錯提供強有力的手段，是FPGA/ASIC設計的首選仿真軟件。l第一次用modelsim+quartus的時候需要在quartus中設置modelsim的路徑，lquartus-tools-general-EDA tool options ，l在右邊選擇modelsi

2、m的安裝路徑，如下圖：lQuartus中的工程準備好之后點擊start complication按鈕，此時modelsim會自動啟動，而quartus處于等待狀態(tài)（前提是系統(tǒng)環(huán)境變量中用戶變量中PATH要設置好modelsim安裝路徑,如：D:Modeltech_6.3win32）。在打開的modelsim的Workspace窗口中你會發(fā)現多了工作庫和資源庫，而且work庫中出現了需要仿真的文件。Modelsim自動將quartus生成的.vo文件編譯到work庫，并建立相應的資源庫。如圖所示。l觀察庫，可以發(fā)現，多了verilog_libs庫、gate_work庫和work庫，但是在工程文件

3、夾simulationmodelsim下，只有verilog_libs和gate_work文件夾，為什么庫里面卻多了一個work庫呢？而且gate_work庫和work庫文件內容相同！lgate_work 庫是Quartus II 編譯之后自動生成的，而work庫是modelsim默認庫。仔細觀察二者路徑，二者路徑相同，均為gate_work文件夾，可知 modelsim 將 gate_work 庫映射到 work 庫。因此，在后續(xù)的工作中操作gate_work 庫或者 work 庫都能得到正確結果。l編寫測試臺程序Counter_tb.v ，最好放在生成的.vo文件所在的目錄，以方便在需要手

4、動仿真時使用。點Compile在出現的對話框中選中Counter_tb.v文件，然后點Compile按鈕,編譯結束后點Done，這時在Work庫中會出現測試臺文件。如下圖所示。l點擊simulate-Start Simulation或快捷按鈕 會出現start simulate對話框。點擊Design標簽選擇Work庫下的Counter_tb.v文件，l然后點擊Libraries標簽在Search Library中點擊Add按鈕，選擇仿真所需要的資源庫（如果不知道需要選擇哪個庫，可以先直接點Compile看出現的錯誤提示中說需要的庫名，然后再重復上述步驟）見下圖。l再點start simula

5、te對話框的SDF標簽。在出現的對話框的SDF File框內加入.sdo時延文件路徑。在Apply To Region框內有一個“/”， 在“/”的前面輸入測試臺文件名，即“Counter_tb”，在它的后面輸入測試臺程序中調用被測試程序時給被測試程序起的名稱，本例中為“DUT”，見下圖。然后點OK。后面觀察波形與前仿真步驟相同。手動創(chuàng)建輸入波形(待定)l對于一些簡單的設計文件，也可以在波形窗口自己創(chuàng)建輸入波形進行仿真。具體方法是鼠標右擊work庫里的目標仿真文件counter.v，然后點create wave，彈出wave default窗口。如下圖所示。l在wave窗口中選中要創(chuàng)建波形的信

6、號，如此例中的CLK，然后右鍵點擊，選擇Create/Modify/Wave項出現下面的窗口：l在Patterns中選擇輸入波形的類型，然后分別在右邊的窗口中設定起始時間、終止時間以及單位，再點Next出現下面的窗口，我們把初始值的HiZ改為0，然后修改時鐘周期和占空比，然后點Finish。l接著繼續(xù)添加其他輸入波形，出現下面的結果。前面出現的紅點表示該波形是可編輯的。后面的操作與用testbench文本仿真的方法相同 。編寫與編譯測試文件l在編寫Testbench之前，最好先將要仿真的目標文件編譯到工作庫中，點Compile-Compile或 ，將出現下面的對話框，l方法一：我們可以在mod

7、elsim內直接編寫Testbench，而且modelsim還提供了常用的各種模板。具體步驟如下：l 執(zhí)行File-New-Source-VHDL，或者直接點擊工具欄上的新建圖標，會出現一個VHDL文檔編輯頁面，在此文檔內設計者即可編輯測試臺文件。需要說明的是在Quartus中許多不可綜合的語句在此處都可以使用，而且testbench只是一個激勵源產生文件，只要對輸入波形進行定義以及顯示一些必要信息即可，切記不要編的過于復雜，以免喧賓奪主。l Modelsim提供了很多Testbench模板，我們直接拿過來用可以減少工作量。在verilog文檔編輯頁面的空白處右鍵點Show Language

8、Templates然后會出現一個加載工程，接著你會發(fā)現在剛才的文檔編輯窗口左邊出現了一個Language Templates窗口,見下圖。l雙擊Creat Testbench會出現一個創(chuàng)建向導，見下圖。l選擇Specify Design Unit工作庫下，work工作庫下的目標文件，點Next,出現下面對話框： l可以指定Testbench的名稱以及要編譯到的庫等，此處我們使用默認設置直接點Finish。這時在Testbench內會出現對目標文件的各個端口的定義還有調用函數接下來，設計者可以自己往Testbench內添加內容了(有注釋的為添加的內容)，然后保存為.v格式即可。按照前面的方法把Testbench文件也編譯到工作庫中。l方法二：在 Quartus II 內編寫并編譯 Testbench ，之后將 Testbench 和目標文件放在同一個文件夾下，按照前面的方