北郵數(shù)電實(shí)驗(yàn)報(bào)告

1、2016-5-9電子工程學(xué)院北京郵電大學(xué)中國(guó)北京海淀區(qū)西土城路10號(hào) 實(shí)驗(yàn)報(bào)告數(shù)字電路與邏輯設(shè)計(jì)實(shí)驗(yàn)?zāi)?錄實(shí)驗(yàn)名稱(chēng)和實(shí)驗(yàn)任務(wù)要求3Quartus II原理圖輸入法的設(shè)計(jì)與實(shí)現(xiàn)3用VHDL設(shè)計(jì)與實(shí)現(xiàn)組合邏輯電路3用VHDL設(shè)計(jì)與實(shí)現(xiàn)時(shí)序邏輯電路4用VHDL實(shí)現(xiàn)相關(guān)電路4端口說(shuō)明及連接圖5實(shí)驗(yàn)三（3）5端口說(shuō)明5連接圖5實(shí)驗(yàn)四5端口說(shuō)明5連接圖6VHDL代碼和原理圖7實(shí)驗(yàn)一（2）7實(shí)驗(yàn)三（3）7仿真波形圖9實(shí)驗(yàn)一（2）9實(shí)驗(yàn)三（3）9仿真波形圖分析10故障及問(wèn)題分析11總結(jié)和結(jié)論13參考文獻(xiàn)14實(shí)驗(yàn)名稱(chēng)和實(shí)驗(yàn)任務(wù)要求Quartus II原理圖輸入法的設(shè)計(jì)與實(shí)現(xiàn)1. 用邏輯門(mén)設(shè)計(jì)一個(gè)半加器，仿真驗(yàn)證

2、其功能，生成新的半加器圖形模塊單元；2. 用生成的半加器模塊單元和邏輯門(mén)設(shè)計(jì)一個(gè)全加器模塊。仿真驗(yàn)證，并下載到實(shí)驗(yàn)板。使用撥碼開(kāi)關(guān)作為輸入，LED作為輸出；3. 使用74LS138 3-8線(xiàn)譯碼器實(shí)現(xiàn)邏輯函數(shù)F=CBA+CBA+CBA，仿真驗(yàn)證功能，并下載到實(shí)驗(yàn)板測(cè)試。使用撥碼開(kāi)關(guān)作為輸入，LED作為輸出。用VHDL設(shè)計(jì)與實(shí)現(xiàn)組合邏輯電路1. 數(shù)碼管譯碼器用VHDL語(yǔ)言設(shè)計(jì)實(shí)現(xiàn)一個(gè)共陰極7段數(shù)碼管譯碼器，仿真驗(yàn)證功能，并下載到實(shí)驗(yàn)板驗(yàn)證。使用撥碼開(kāi)關(guān)作為輸入，7段數(shù)碼管作為輸出。2. 8421碼轉(zhuǎn)Grey碼譯碼器用VHDL語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)一個(gè)8421碼轉(zhuǎn)Grey碼的代碼轉(zhuǎn)換器，仿真驗(yàn)證功能，并下

3、載到實(shí)驗(yàn)板驗(yàn)證。使用撥碼開(kāi)關(guān)作為輸入，LED作為輸出。3. 4人表決器用VHDL語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)一個(gè)4人表決器。多數(shù)人贊同則通過(guò)，否則不通過(guò)。仿真驗(yàn)證其功能。用VHDL設(shè)計(jì)與實(shí)現(xiàn)時(shí)序邏輯電路1. 分頻器用VHDL語(yǔ)言實(shí)現(xiàn)一個(gè)12分頻的分頻器。要求輸出占空比為50%的方波。仿真驗(yàn)證功能。2. 8421十進(jìn)制計(jì)數(shù)器用VHDL語(yǔ)言實(shí)現(xiàn)一個(gè)帶異步復(fù)位的8421十進(jìn)制計(jì)數(shù)器。仿真驗(yàn)證功能。3. 組合計(jì)數(shù)器、分頻器、數(shù)碼管譯碼器將之前設(shè)計(jì)的組合計(jì)數(shù)器、分頻器、數(shù)碼管譯碼器鏈接，下載到實(shí)驗(yàn)板顯示計(jì)數(shù)結(jié)果。用VHDL實(shí)現(xiàn)相關(guān)電路用VHDL語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)數(shù)碼管動(dòng)態(tài)掃描器，仿真驗(yàn)證結(jié)果并下載到實(shí)驗(yàn)板。端口說(shuō)明及連接

4、圖 實(shí)驗(yàn)三（3）端口說(shuō)明輸入端口clock, clr：時(shí)鐘信號(hào)，清零信號(hào)輸出端口display：控制數(shù)碼管顯示ctl：控制數(shù)碼管陽(yáng)極連接圖實(shí)驗(yàn)四端口說(shuō)明輸入端口clk: 時(shí)鐘信號(hào)輸出端口row, r_col, g_col: 分別控制點(diǎn)陣行列信號(hào)連接圖VHDL代碼和原理圖實(shí)驗(yàn)一（2）實(shí)驗(yàn)三（3）library ieee;use ieee.std_logic_1164.all;entity autoseg isport (clock, clr: in std_logic;display: out std_logic_vector(6 downto 0);ctl: out std_logic_vec

5、tor(7 downto 0);end autoseg;architecture autoseg of autoseg iscomponent div12 isport(clk: in std_logic;clear: in std_logic;clk_out: out std_logic);end component;component counter is port (clk, clear: in std_logic;counterout: out std_logic_vector(3 downto 0);end component;component seg isport (a: in

6、std_logic_vector(3 downto 0);b: out std_logic_vector(6 downto 0);control: out std_logic_vector(7 downto 0);end component;signal number: std_logic_vector(3 downto 0);signal temp_clk: std_logic;signal enable: std_logic;beginenable <= '0'u1: div12 port map(clk => clock, clear => enable

7、, clk_out => temp_clk);u2: counter port map (clk => temp_clk, clear => clr, counterout => number);u3: seg port map (a => number, b => display, control => ctl);end autoseg;仿真波形圖實(shí)驗(yàn)一（2）實(shí)驗(yàn)三（3）仿真波形圖分析通過(guò)仿真波形能夠看出設(shè)計(jì)的結(jié)果。從實(shí)驗(yàn)一（2）的波形圖能分析出全加器的邏輯函數(shù)S=abc_1cnext=ab+c_1(a+b)也能夠直接得出全加器的真值表：輸入輸出c_

8、1abscnext0000000110010100110110010101011100111111從波形能看出明顯的毛刺。這體現(xiàn)出了組合邏輯電路的冒險(xiǎn)特性。從實(shí)驗(yàn)三（3）的波形圖能夠看出清零是異步清零。波形無(wú)毛刺。故障及問(wèn)題分析在實(shí)驗(yàn)三的計(jì)數(shù)器中，寫(xiě)出代碼：library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity counter isport(clk, clear: in std_logic;counterout: out std_logic_vector(3 downto 0);end co

9、unter;architecture counter of counter issignal nextnum: std_logic_vector (3 downto 0);beginprocess(clk, clear)beginif clear = '1' thennextnum <= "0000"end if;if (clk'event and clk='1') thenif nextnum + 1 = "1010" thennextnum <= "0000"elsenextnu

10、m <= nextnum + 1;end if;end if;end process;counterout <= nextnum;end counter;編譯器報(bào)錯(cuò)：Error (10818): Can't infer register for "nextnum0" at counter.vhd(20) because it does not hold its value outside the clock edge經(jīng)檢查，將process中的代碼修正為process(clk, clear)beginif clear = '1' then

11、nextnum <= "0000"elsif (clk'event and clk='1') thenif nextnum + 1 = "1010" thennextnum <= "0000"elsenextnum <= nextnum + 1;end if;end if;end process;使得不在時(shí)鐘沿if語(yǔ)句外修改nextnum寄存器，代碼編譯通過(guò)并運(yùn)行正確?？偨Y(jié)和結(jié)論通過(guò)本次數(shù)字實(shí)驗(yàn)課，我深刻地認(rèn)識(shí)到了數(shù)字電路的巨大魅力。通過(guò)VHDL語(yǔ)言的學(xué)習(xí)，明白了VHDL的幾個(gè)特性：1. VHDL語(yǔ)言是一種硬件編程語(yǔ)言。它有著與高級(jí)語(yǔ)言不同的性質(zhì)。VHDL語(yǔ)言本質(zhì)上是并發(fā)運(yùn)行的語(yǔ)言，是用來(lái)描述硬件行為的語(yǔ)言，和高級(jí)軟件語(yǔ)言行為截然不同；2. VHDL語(yǔ)言將復(fù)雜的門(mén)電路設(shè)計(jì)連接工作抽象成為了簡(jiǎn)單的、可讀性強(qiáng)的類(lèi)似自然語(yǔ)言的語(yǔ)句，極大地便利了數(shù)字邏輯電路的設(shè)計(jì)工作。通過(guò)本課程的學(xué)習(xí)，我還認(rèn)識(shí)到了學(xué)習(xí)英語(yǔ)的重要性。在隨堂測(cè)驗(yàn)中，某同學(xué)提出因不會(huì)拼寫(xiě)英語(yǔ)單詞而無(wú)法完成代碼的編寫(xiě)，這真是令