集成電路中的晶體管及其寄生效應(yīng)

1、為了在一個(gè)基片上制造出多個(gè)器件,必須采用隔離措施,pn結(jié)隔離是一種常用的工藝。在pn結(jié)隔離工藝中,典型NPN集成晶體管的結(jié)構(gòu)是四層三結(jié)構(gòu),即NPN管的高濃度n 型擴(kuò)散發(fā)射區(qū)-NPN管的p型擴(kuò)散基區(qū)-n型外延層(NPN管的集電區(qū)-p型襯底四層,以及四層之間的三個(gè)pn結(jié)這樣的工藝結(jié)構(gòu)。pn結(jié)隔離pn結(jié)隔離是利用反向pn結(jié)的大電阻特性實(shí)現(xiàn)集成電路中各元器件間電性隔離方法。常規(guī)pn結(jié)隔離在工藝上是通過(guò)隔離擴(kuò)散擴(kuò)穿外延層而與p襯底連通上實(shí)現(xiàn)的,(或稱各隔離墻均有效;應(yīng)該強(qiáng)調(diào)的是,采用常規(guī)pn結(jié)隔離工藝制造的集成電路在使用時(shí)必須在電性能給予保證,即p襯底連接電路最低電位(保證隔離pn結(jié)二極管處于反向偏置。

2、集成NPN管的有源寄生效應(yīng)四層三結(jié)結(jié)構(gòu):典型集成晶體管的四層三結(jié)結(jié)構(gòu)-指NPN管的高濃度n型擴(kuò)散發(fā)射區(qū)N+-NPN管的p型擴(kuò)散基區(qū)-n型外延層(NPN管的集電區(qū)nepi (epitaxial 外延的-p型襯底四層p-Si ,以及四層之間的三個(gè)pn結(jié)這樣的工藝結(jié)構(gòu)EB(EmitterBase 結(jié)、BC(Base-Collector 結(jié)、CS結(jié)(Collector-Substrate 。寄生PNP管處于放大區(qū)的三個(gè)條件:(1 EB結(jié)正偏(即NPN管的BC 結(jié)正偏(2 BC結(jié)反偏(即NPN管的CS 結(jié)反偏pnp=13(3 具有一定的電流放大能力(一般其中,條件(2永遠(yuǎn)成立,因?yàn)閜n結(jié)隔離就是要求襯底

3、P+隔離環(huán)接到最低電位。條件(3一般也很容易達(dá)到。條件(1能否滿足則取決于NPN管的工作狀態(tài)。(2可采用外延層摻金工藝,引入深能級(jí)雜質(zhì),降低少子壽命,從而降低。摻金工藝是在NPN管集電區(qū)摻金(相當(dāng)于在PNP管基區(qū)摻金。摻金的作用,使PNP管基區(qū)中高復(fù)合中心數(shù)增加,少數(shù)載流子在基區(qū)復(fù)合加劇,由于非平衡少數(shù)載流子不可能到達(dá)集電區(qū)從而使寄生PNP管電流放大系數(shù)大大降低。(3還應(yīng)注意,NPN管基區(qū)側(cè)壁到P+隔離環(huán)之間也會(huì)形成橫向PNP管,必須使NPN 管基區(qū)外側(cè)和隔離框保持足夠距離。集成電路中的無(wú)源寄生將影響集成電路的瞬態(tài)特性,而無(wú)源寄生元件主要是寄生結(jié)電容。pn結(jié)電容的大小與結(jié)的結(jié)構(gòu)和所處的狀態(tài)有關(guān)

4、,即與pn結(jié)上所加的偏壓有關(guān);與pn結(jié)的面積有關(guān),在pn結(jié)的面積計(jì)算時(shí),注意其側(cè)面積為四分之一圓柱面積,這是由于擴(kuò)散形成電性區(qū)時(shí)存在橫向擴(kuò)散所致;且與pn結(jié)面是側(cè)面還是底面有關(guān)。因此,在考慮計(jì)算寄生結(jié)電容時(shí),必須和pn 結(jié)的實(shí)際結(jié)構(gòu)結(jié)合起來(lái),還必須和pn 結(jié)在某個(gè)瞬態(tài)過(guò)程中實(shí)際電性狀態(tài)變化結(jié)合起來(lái)。介質(zhì)隔離-使用絕緣介質(zhì)取代反向pn結(jié),實(shí)現(xiàn)集成電路中各元器件間電性隔離方法。等平面隔離工藝是一種混合隔離工藝,在實(shí)現(xiàn)集成電路中各元器件間電性隔離時(shí),既使用了反向pn結(jié)的大電阻特性,又使用了絕緣介質(zhì)電性絕緣性質(zhì)的方法。第2章集成電路中的晶體管及其寄生效應(yīng)2.1 集成電路中的雙極晶體管模型2.2 集成雙

5、極晶體管的有源寄生效應(yīng)2.3 集成雙極晶體管的無(wú)源寄生效應(yīng)2.4 集成電路中的PNP管2.5 集成二極管2.6 肖特基勢(shì)壘二極管(SBD和肖特基箝位晶體管(SCT2.7 MOS集成電路中的有源寄生效應(yīng)2.8 集成電路中的MOS晶體管模型p-n結(jié)二極管的分析和模擬是雙極結(jié)型晶體管(BJT原理和模擬的基礎(chǔ)。BJT 是由兩個(gè)背靠背的p-n結(jié),并由一個(gè)半導(dǎo)體簿區(qū)串聯(lián)而成的。雖然分立的二極管沒(méi)有放大作用,但是當(dāng)它們由一個(gè)純的單晶,結(jié)構(gòu)完整的半導(dǎo)體簿區(qū)耦合起來(lái)時(shí),這種器件就變成了有源器件,并具有好的功率增益。在發(fā)射結(jié)處于正向偏壓(低阻抗,而集電極處于反向偏壓(高阻抗下,由發(fā)射結(jié)注入的少子電流幾乎全部輸運(yùn)到

6、集電結(jié),使器件具有放大作用。當(dāng)器件狀態(tài)處于有源區(qū)時(shí),就有功率增益。NPN BJT是兩個(gè)半導(dǎo)體晶體的n型區(qū)由中間的p型區(qū)耦合起來(lái)的;而PNP BJT 是兩個(gè)p型區(qū)由中間的n型區(qū)耦合起來(lái)的。實(shí)際上,所有三個(gè)區(qū)域都是半導(dǎo)體單晶的一部分。在這種器件中,電流的描述涉及空穴和電子的運(yùn)動(dòng),所以稱作為雙極型晶體管。Ebers and Moll 晶體管方程為了更容易地分析含有BJT的電子電路,通常將BJT模擬為二端電路元件。用二個(gè)電流和二個(gè)電壓足以能分析BJT的工作原理,這里將BJT模擬為黑匣子(black box。NPN晶體管的共基極連接如圖所示,圖中表示輸入電流IE和電壓VBE,以及輸出電流IC 和電壓VB

7、C。BJT可以看作二個(gè)耦合的二極管,其電流-電壓方程與二極管的電流-電壓方程相類似。事實(shí)上,這些方程可為:加上Kirchoff定律規(guī)定的二個(gè)方程:構(gòu)成四個(gè)方程。假如Aij確定的話,四個(gè)方程中還有6個(gè)未知的電流和電壓參數(shù)。如果給出二個(gè)電流或電壓值,其它四個(gè)電流與電壓值就可確定。這四個(gè)公式對(duì)于晶體管模擬是非常有用的,尤其是在計(jì)算機(jī)輔助電路分析中,而且并不僅僅限制在低水平注入條件。這些方程通常稱為Ebers-Moll方程。集成NPN的結(jié)構(gòu)與寄生效應(yīng)為了在一個(gè)基片上制造出多個(gè)器件,必須采用隔離措施,pn結(jié)隔離是一種常用的工藝。在pn結(jié)隔離工藝中,典型NPN集成晶體管的結(jié)構(gòu)是四層三結(jié)構(gòu),即NPN管的高濃

8、度n型擴(kuò)散發(fā)射區(qū)-NPN管的p型擴(kuò)散基區(qū)-n型外延層(NPN管的集電區(qū)-p型襯底四層,以及四層之間的三個(gè)pn結(jié)這樣的工藝結(jié)構(gòu)。pn結(jié)隔離pn結(jié)隔離是利用反向pn結(jié)的大電阻特性實(shí)現(xiàn)集成電路中各元器件間電性隔離方法。常規(guī)pn結(jié)隔離在工藝上是通過(guò)隔離擴(kuò)散擴(kuò)穿外延層而與p襯底連通上實(shí)現(xiàn)的,(或稱各隔離墻均有效;應(yīng)該強(qiáng)調(diào)的是,采用常規(guī)pn結(jié)隔離工藝制造的集成電路在使用時(shí)必須在電性能給予保證,即p襯底連接電路最低電位(保證隔離pn結(jié)二極管處于反向偏置。集成NPN管的有源寄生效應(yīng)四層三結(jié)結(jié)構(gòu):典型集成晶體管的四層三結(jié)結(jié)構(gòu)-指NPN管的高濃度n型擴(kuò)散發(fā)射區(qū)N+-NPN管的p型擴(kuò)散基區(qū)-n型外延層(NPN管的集

9、電區(qū)nepi (epitaxial 外延的-p型襯底四層p-Si ,以及四層之間的三個(gè)pn結(jié)這樣的工藝結(jié)構(gòu)EB(EmitterBase 結(jié)、BC(Base-Collector 結(jié)、CS結(jié)(Collector-Substrate 。寄生PNP管處于放大區(qū)的三個(gè)條件:(1 EB結(jié)正偏(即NPN管的BC 結(jié)正偏(2 BC結(jié)反偏(即NPN管的CS 結(jié)反偏pnp=13 (3 具有一定的電流放大能力(一般其中,條件(2永遠(yuǎn)成立,因?yàn)閜n結(jié)隔離就是要求襯底P+隔離環(huán)接到最低電位。條件(3一般也很容易達(dá)到。條件(1能否滿足則取決于NPN管的工作狀態(tài)。(2可采用外延層摻金工藝,引入深能級(jí)雜質(zhì),降低少子壽命,從而

10、降低。摻金工藝是在NPN管集電區(qū)摻金(相當(dāng)于在PNP管基區(qū)摻金。摻金的作用,使PNP管基區(qū)中高復(fù)合中心數(shù)增加,少數(shù)載流子在基區(qū)復(fù)合加劇,由于非平衡少數(shù)載流子不可能到達(dá)集電區(qū)從而使寄生PNP管電流放大系數(shù)大大降低。(3還應(yīng)注意,NPN管基區(qū)側(cè)壁到P+隔離環(huán)之間也會(huì)形成橫向PNP管,必須使NPN管基區(qū)外側(cè)和隔離框保持足夠距離。集成電路中的無(wú)源寄生將影響集成電路的瞬態(tài)特性,而無(wú)源寄生元件主要是寄生結(jié)電容。pn結(jié)電容的大小與結(jié)的結(jié)構(gòu)和所處的狀態(tài)有關(guān),即與pn結(jié)上所加的偏壓有關(guān);與p n結(jié)的面積有關(guān),在pn結(jié)的面積計(jì)算時(shí),注意其側(cè)面積為四分之一圓柱面積,這是由于擴(kuò)散形成電性區(qū)時(shí)存在橫向擴(kuò)散所致;且與pn

11、結(jié)面是側(cè)面還是底面有關(guān)。因此,在考慮計(jì)算寄生結(jié)電容時(shí),必須和pn 結(jié)的實(shí)際結(jié)構(gòu)結(jié)合起來(lái),還必須和pn 結(jié)在某個(gè)瞬態(tài)過(guò)程中實(shí)際電性狀態(tài)變化結(jié)合起來(lái)。介質(zhì)隔離-使用絕緣介質(zhì)取代反向pn結(jié),實(shí)現(xiàn)集成電路中各元器件間電性隔離方法。等平面隔離工藝是一種混合隔離工藝,在實(shí)現(xiàn)集成電路中各元器件間電性隔離時(shí),既使用了反向pn結(jié)的大電阻特性,又使用了絕緣介質(zhì)電性絕緣性質(zhì)的方法。2.4 集成電路中的PNP管橫向PNP管、縱向PNP管的結(jié)構(gòu)與特點(diǎn)由于模擬集成電路中要應(yīng)用NPN-PNP互補(bǔ)設(shè)計(jì)以及某些偏置電路極性的要求,需要引入PNP結(jié)構(gòu)的晶體管。圖A 示出集成電路中的兩種PNP型管。其中,橫向PNP管廣泛應(yīng)用于有源

12、負(fù)載、電平位移等電路中。它的制作可與普通的NPN管同時(shí)進(jìn)行,不需附加工序。采用等平面隔離工藝的橫向PNP 管的基本圖形和結(jié)構(gòu)如圖6-1所示,其中心p型發(fā)射區(qū)和外圍p型區(qū)是與普通NPN管基區(qū)淡硼擴(kuò)散同時(shí)完成的,而基區(qū)即為外延層。在橫向PNP管中,發(fā)射區(qū)注入的少子(空穴在基區(qū)中流動(dòng)的方向與襯底平行,故稱為橫向PNP管。圖A 集成電路中的PNP型晶體管襯底PNP管Substrate PNP transistor(縱向PNP管縱向PNP管其結(jié)構(gòu)如圖2.18所示。它以P型襯底作集電區(qū),集電極從濃硼隔離槽引出。N型外延層作基區(qū),用硼擴(kuò)散作發(fā)射區(qū)。由于其集電極與襯底相通,在電路中總是接在最低電位處,這使它的

13、使用場(chǎng)合受到了限制,在運(yùn)放中通常只能作為輸出級(jí)或輸出緩沖級(jí)使用。2.4.3 自由集電極縱向PNP管2.5.2 集成齊納二極管和次表面齊納管肖特基勢(shì)壘Schottkybarrier金屬和半導(dǎo)體接觸,也和PN結(jié)一樣在接觸處的半導(dǎo)體表面層內(nèi),自然地形成了由半導(dǎo)體中的雜質(zhì)離子組成的空間電荷層或耗盡層。其中存在的電子或空穴的勢(shì)壘,叫做肖特基勢(shì)壘。以金屬與N型硅接觸為例。N型硅的功函數(shù)一般比金屬的功函數(shù)小。金屬與N 型硅接觸時(shí),電子由硅流入金屬,在硅表面層內(nèi)出現(xiàn)由帶正電的雜質(zhì)離子組成的空間電荷層。其中存在由硅指向金屬的電場(chǎng)及電子勢(shì)壘。在平衡時(shí),勢(shì)壘高度大到足以阻止電子進(jìn)一步流向金屬,也就是說(shuō),越過(guò)勢(shì)壘流入

14、金屬的電子流與由金屬流入半導(dǎo)體的電子流相等。這個(gè)勢(shì)壘就是肖特基勢(shì)壘。肖特基勢(shì)壘和PN結(jié)勢(shì)壘樣,也具有隨外加電壓改變的勢(shì)壘電容及整流作用。加上正向電壓(金屬接正時(shí),耗盡層中電場(chǎng)減小,勢(shì)壘降低,結(jié)果出現(xiàn)了由硅流向金屬的凈電子流。外加電壓反向時(shí),耗盡層中的電場(chǎng)及勢(shì)壘高度和寬度增加,結(jié)果出現(xiàn)了由金屬流向硅的很小的電子流。所以,肖特基勢(shì)壘具有整流作用。若硅摻雜很重,則勢(shì)壘很薄,通過(guò)接觸的電流主要是隧道電流。這時(shí)接觸沒(méi)有整流作用。通過(guò)接觸的電流基本上是多數(shù)載流子電流。但是,如果勢(shì)壘很高,則勢(shì)壘層中可能有較大的空穴密度。在正向時(shí),可能有空穴由勢(shì)壘層擴(kuò)散注入內(nèi)部中性N區(qū),成為儲(chǔ)存電荷。適當(dāng)增大半導(dǎo)體的摻雜濃度

15、,選用勢(shì)壘高度小的金屬半導(dǎo)體接觸,可減小少數(shù)載流子注入現(xiàn)象。SBD在TTL中起到的嵌位作用肖特基勢(shì)壘二極管(SBD具有可用于改善集成電路三個(gè)特點(diǎn),即正向壓降低、開(kāi)關(guān)時(shí)間短和反向擊穿電壓高。由于TTL集成電路在提高電路速度時(shí)存在矛盾,即要想減少電路導(dǎo)通延遲時(shí)間,可以通過(guò)加大輸出管的基極驅(qū)動(dòng)電流來(lái)實(shí)現(xiàn),這勢(shì)必使輸出管在電路導(dǎo)通態(tài)的飽和深度增加,輸出管的基區(qū)和集電區(qū)的超量存儲(chǔ)電荷增加,在電路截止是加大了截止延遲時(shí)間;肖特基勢(shì)壘二極管與可能飽和的晶體管集電結(jié)正向并接,由于SBD正向壓降低的特點(diǎn),是晶體管的飽和深度不能太深,從而有效的提高了電路速度。2.6.2 肖特基箝位晶體管2.6.3 SBD和SCT

16、的設(shè)計(jì)2.7 MOS集成電路中的有源寄生效應(yīng)2.7.1 場(chǎng)區(qū)寄生MOSFET由圖可見(jiàn),當(dāng)互連鋁線跨過(guò)場(chǎng)氧區(qū)B、C兩個(gè)擴(kuò)散區(qū)時(shí),如果互連鋁線電位足夠高,可能使場(chǎng)區(qū)表面反型,形成寄生溝道,使本不應(yīng)連通的有源區(qū)導(dǎo)通,造成工作電流泄漏,使器件電路性能變差,乃至失效。預(yù)防措施:,但需要增長(zhǎng)場(chǎng)氧時(shí)間,對(duì)前部工序有影響,并將造成臺(tái)階陡峭,不利于布線。采用等平面工藝可以改善這些影響。(1增厚場(chǎng)氧厚度tOX,使VTF 。但注意注入劑量不宜過(guò)高,以防止某些寄生電容增大,和擊穿電壓的下降。(2對(duì)場(chǎng)區(qū)進(jìn)行同型注入,提高襯底濃度,使VTF2.7.2 寄生雙極型晶體管2.7.3 寄生PNPN效應(yīng)閂鎖(Latch-up效應(yīng)

17、寄生PNPN效應(yīng)又稱閂鎖(Latch-up效應(yīng)或寄生可控硅(SCR效應(yīng)。補(bǔ)充:什么是晶閘管晶體閘流管(Thyristor,別名:可控硅整流器(Sili con Controlled RectifierSCR1956年美國(guó)貝爾實(shí)驗(yàn)室(Bell Lab發(fā)明了晶閘管1957年美國(guó)通用電氣公司(GE開(kāi)發(fā)出第一只晶閘管產(chǎn)品1958年商業(yè)化開(kāi)辟了電力電子技術(shù)迅速發(fā)展和廣泛應(yīng)用的嶄新時(shí)代,它的出現(xiàn)使半導(dǎo)體器件由弱電領(lǐng)域擴(kuò)展到強(qiáng)電領(lǐng)域。20世紀(jì)80年代以來(lái),開(kāi)始被性能更好的全控型器件取代能承受的電壓和電流容量最高,工作可靠,在大容量的場(chǎng)合具有重要地位晶閘管往往專指晶閘管的一種基本類型普通晶閘管廣義上講,晶閘管

18、還包括其許多類型的派生器件晶閘管的外形結(jié)構(gòu)外形有螺栓型和平板型兩種封裝引出陽(yáng)極A、陰極K和門極(控制端G三個(gè)聯(lián)接端對(duì)于螺栓型封裝,通常螺栓是其陽(yáng)極,能與散熱器緊密聯(lián)接且安裝方便平板型封裝的晶閘管可由兩個(gè)散熱器將其夾在中間晶閘管的外形、結(jié)構(gòu)和電氣圖形符號(hào)a 外形b 結(jié)構(gòu)c 電氣圖形符號(hào)Latch-Up(鎖定是CMOS存在一種寄生電路的效應(yīng),它會(huì)導(dǎo)致VDD和VSS短路,使得晶片損毀,或者至少系統(tǒng)因電源關(guān)閉而停擺。這種效應(yīng)是早期CMOS技術(shù)不能被接受的重要原因之一。在制造更新和充分了解電路設(shè)計(jì)技巧之后,這種效應(yīng)已經(jīng)可以被控制了。CMOS電路之所以會(huì)產(chǎn)生Latch-Up效應(yīng),我們可以用圖2.29來(lái)表示

19、。在圖中我們以剖面圖來(lái)看一個(gè)CMOS反相器如何發(fā)生此效應(yīng),而且它是用P型阱制造生產(chǎn)。在這個(gè)圖中,我們同時(shí)也描繪了寄生電路,它包含了兩個(gè)BJT(一個(gè)縱向npn和一個(gè)橫向pnp和兩個(gè)電阻(RS是因N型襯底產(chǎn)生,Rw是因P阱產(chǎn)生。BJT的特性和MOS是完全兩樣的。CMOS電路中的寄生PNPN效應(yīng)BJT有三個(gè)端點(diǎn),分別為:集電極(C、基極(B、發(fā)射極(E。在一個(gè)npn晶體管中,電流會(huì)從集極流至射極,如果集極-射極偏壓(VCE大于等于某一個(gè)正電壓(例如,0. 2V的飽和電壓,且基極-射極偏壓(VBE大于0.6V或更多一些。在PNP晶體管中,電流電壓極性剛好與NPN相反。圖(a中的T1是一個(gè)PNP晶體管,

20、T2則是一個(gè)NPN晶體管。如果RS與Rw愈大,那么Latch-Up便愈可能發(fā)生,其等效電路圖如圖(b中所示。如果有足夠的電流流入N型襯底而從P型阱中流出,在RS兩端的電壓將可能有足夠大的偏壓使得T1和T2兩個(gè)晶體管進(jìn)入線性區(qū)而如同一小電阻。因此從電源會(huì)流出多少電流就由RS的值來(lái)決定,這個(gè)電流可能足夠大而使得電路故障。為了緩和這種效應(yīng),我們可以降低BJT的增益值并且減少Rs與Rw的電阻值。我們可以加上襯底接點(diǎn)(Substrate Contact,它可以有效減少Rs、Rw電阻值。在現(xiàn)在大部分的制造中設(shè)計(jì)者并不需要太擔(dān)心Latch-Up的問(wèn)題,只要設(shè)計(jì)時(shí)使用充分的襯底接點(diǎn)。事實(shí)上,現(xiàn)在要分析出加多少

21、的襯底接點(diǎn)就可以避免Latch-Up這個(gè)問(wèn)題是很難的。使T1、T2pnp«1,工藝上采取背面摻金,中子輻射電子輻照等降低少子壽命npn,的輸入輸出保護(hù)采用重?fù)诫s襯底上的外延層,阱下加p+埋層。制備“逆向阱”結(jié)構(gòu)。采用深槽隔離技術(shù)。Latchup Problem2.8 集成電路中的MOS晶體管模型MOS模型MOS的一級(jí)模型是SPICE的MOSFET模型中最簡(jiǎn)單的一種。該模型適于溝長(zhǎng)大于5微米,柵氧化層厚度大于500埃的MOSFET。計(jì)算速度快但不精確。MOSFET的二級(jí)模型是基于幾何圖形的分析模型。在MOSFET的二級(jí)模型中,考慮了小尺寸器件的一些二級(jí)效應(yīng)的影響。該模型適于溝長(zhǎng)大于2微米,溝道寬度在6微米左右,柵氧化層厚度大于250埃的MOSFET。考慮的主要的二級(jí)效應(yīng)包括:(1短溝和窄溝效應(yīng)對(duì)閾值電壓