根據(jù)VHDL復習提綱整理的復習資料

1、1/ 9一、 部分小題應掌握內容1 常用簡寫的英文全稱和中文意思EDA,VHDL,FPGA,CP，LDASIC,SOCEDA全稱Electronic Design Automation,電子設計自動化VHDL全稱VHSIC Hardware Description Language硬件描述語言FPGA全稱Field Programmable Gate Array現(xiàn)場可編程門陣列CPLD全稱Complex Programmable Logic Device復雜可編程邏輯器件ASIC全 稱Application Specific In tergrated Circui，專用集成電路SOC全稱Sys

2、tem On a Chip單片電子系統(tǒng)2.VHDL設計過程，設計的輸入方式VHDL設計過程包括設計準備、設計輸入、設計實現(xiàn)、器件編程與配置、設計 驗證； 設計的輸入方式有文本輸入、狀態(tài)圖輸入、波形圖輸入、原理圖輸入。3.常用的硬件描述語言主要有？VHDL, AHDL, Verilog HDL, AB等L。4.可編程邏輯器件的構成方法也即CPLD和FPGA的原理，（乘積項、查找表法 的原理）CPLD基于乘積項技術；FPGA基于查找表技術。5.完整的VHDL程序叫做設計實體，完整的VHDL程序的構成？ 完整的VHDL程序由庫、程序包、實體、結構體和配置等部分構成。6.VHDL庫的情況，有哪些庫，哪

3、些主要的包，工作庫是什么，哪些庫默認打 開VHDL語言的庫分為兩類：設計庫和資源庫；庫的種類：IEEE庫、STD庫、WORK庫、VITAL庫等；常用的預定義程序包有：STD_LOGIC_1164程序包、STD_LOGIC_ARIT程序包、STD_LOGIC_UNSIGNED STD_LOGIC_SIGNES序包、STANDARDS TEXTIO程序 包；工作褲是一個邏輯名，用于存放用戶設計和定義的一些設計單元和程序包；STD庫和WORK庫是默認打開的。7.VHDL的操作符有哪些？VHDL命名規(guī)則（正確錯誤的命名）。數(shù)值表示方法 （判斷不同寫法數(shù)據(jù)的大小）VHDL的操作符包括邏輯操作符、關系操作

4、符、算術操作符和符號操作符。VHDL命名規(guī)則：由字母、數(shù)字或_組成，必須以英文字母開頭_后必須 有字母或數(shù)字，不區(qū)分大小寫。數(shù)字表示：15E2=1500, 45_234_287=452342878.端口類型，數(shù)據(jù)對象有哪些？ 端口類型包括IN , OUT , INOUT , BUFFER;數(shù)據(jù)對象包括常數(shù)、變量、信號。9.變量、信號的相關知識，異同點，電氣特性賦值方法，賦值相關特點等等。 變量：賦值符號：=，功能：內部數(shù)據(jù)交換，作用范圍：進程內部，行為：立即賦 值；信號：賦值符號=，功能：電路的內部連接，作用范圍：全局、進程和進程間的 通信，行為：延遲一定時間后才賦值。2/ 910函數(shù)的重載和

5、過程的重載的相關知識。 略11.狀態(tài)機的相關知識。不同分類方法所分的兩種類型。具體編程 從狀態(tài)機的信號輸出方式上分，有Mealy和Moore型兩種狀態(tài)機； 從結構上分，有單進程狀態(tài)機和多進程狀態(tài)機；從狀態(tài)表達方式上分，有符號狀態(tài)機和確定狀態(tài)編碼的狀態(tài)機； 從編碼方式上分， 有順序編碼狀態(tài)機、 一位熱碼編碼狀態(tài)機或其他編碼方式狀態(tài) 機。具體編程見附件。12. EDA工作設計流程EDA設計流程包括設計準備、設計輸入、設計實現(xiàn)、器件編程與配置、設計驗證。13.順序語句和并行語句，順序語句有哪些？并行語句有哪些。具體到CASE語 句的使用，PROCESS句的特點及使用。順序語句：IF,CASE,LOO

6、P,NEXT,WAIT,EXIT,REtt值語句,空操作語句 并行語句：實體說明語句，端口說明語句，塊語句，元件例化語句，生成語句等14. QuartusII軟件使用過程中的一些知識，最常用的，只要自己實驗認真做過的 都知道。略15.上升沿，下降沿的產生方法上升沿：IF CLKEVENT AND CLK=;下降沿：IF CLKEVENT AND CLK= 16.轉換函數(shù)知識略P261 17.各種語句if case例化語句PROCESS句等填空選擇總共50分，總的來說就是這幾個方面：第一章基礎知識、第二章硬件 特性（一二章10分左右）、第七章VHDL語句（5）、第八章VHDL結構（5）、第 三章

7、涉及的部分細節(jié)（25分左右）、第五章狀態(tài)機部分知識（5分左右） 各章節(jié)有交叉以上統(tǒng)計不嚴謹，僅供參考。、大題應主要掌握內容（程序填空和2個大題20+15+15）1. PPT所講過的例題。2.作業(yè)題3.實驗做過的題目 觸發(fā)器，門電路，計數(shù)器，譯碼器，一位全加器，一位全減器，移位器，鎖存器， 狀態(tài)機等等。3/ 9附件：1二選一數(shù)據(jù)選擇器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux21a ISPORT( a, b : IN BIT ;s : IN BIT;y : OUT BIT ) ;END ENTITY mux21a ;ARCHITECTU

8、RE one OF mux21a ISBEGINy = a WHEN s = 0 ELSEb ;END ARCHITECTURE one ;2.觸發(fā)器LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF1 ISPORT (CLK : IN STD_LOGIC ;D : IN STD_LOGIC ;Q : OUT STD_LOGIC );END DFF1;ARCHITECTURE bhv OF DFF1 ISSIGNAL Q1 : STD_LOGIC ;BEGINPROCESS (CLK)BEGINIF CLKEVENT AND CLK =

9、1 THENQ1 = D ;END IF;END PROCESS ; Q -計數(shù)0器異) ;步復位ELSIF CLKEVENT AND CLK= 1THEN -檢測時鐘上升沿IF EN =1THEN-(同步使能)IF CQI =9？ELSE CQI :=(OTHERS =0-大)于; 9，計數(shù)值清零END IF;END IF;END IF;IF CQI = 9 THEN COUT =1-計;數(shù)大于9，輸出進位信號，計數(shù)次數(shù)？ELSE COUT = 0;END IF;CQ REG(0)=C0; REG(7DOWNTO 1 ) = REG(6DOWNTO 0 );CY REG(0) =REG(7)

10、; REG(7 DOWNTO 1 ) REG(7) =REG(0); REG(6 DOWNTO 0 ) REG(7) =C0; REG(6 DOWNTO 0 ) = REG(7 DOWNTO 1 ); CY D(7 DOWNTO 0 ) REG = REG; CY=CY;-保持END CASE;END IF ;END PROCESS;QB(7 DOWNTO 0) = REG(7 DOWNTO 0 ); CN ain，b=bin，co=d，so=e);u2 : h_adder PORT MAP(a=，e b=cin，co=f，so=sum);u3 : or2a PORT MAP(a=d，b=f，

11、c=cout);END ARCHITECTURE fd1;68-3優(yōu)先編碼器LIBRARY IEEE;-8-3線優(yōu)先編碼器的VHDL描述USE IEEE.STD_LOGIC_1164.ALL;ENTITY coder ISPORT ( din : IN STD_LOGIC_VECTOR(0 TO 7); output : OUT STD_LOGIC_VECTOR(0 TO 2) );END coder;ARCHITECTURE behavOF coder ISBEGINPROCESS (din)BEGINIF (din(7)=0) THEN output = 000 ;ELSIF (din(6

12、)=0) THEN output = 100 ;6/ 9ELSIF (din(5)=0) THEN output = 010 ;ELSIF (din(4)=0) THEN output = 110 ;ELSIF (din(3)=0) THEN output = 001 ;ELSIF (din(2)=0) THEN output = 101 ;ELSIF (din(1)=0) THEN output = 011 ;ELSE output = 111 ; END IF；END PROCESS；END behav;7.譯碼器library IEEE;use IEEE.std_logic_1164.a

13、ll;use IEEE.std_logic_arith.all;use IEEE.std_logic_unsigned.all;entity Decoder is: in std_logic_vector(3 downto 0);: out std_logic_vector(15 downto 0) );end Decoder;architecture Decoder_arch of Decoder is begingen : for i in 0 to 15 generateDOUT_n(i) = 0 when DIN = i else 1; end generate;end Decoder

14、_arch;8.八位并入串出右移寄存器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT IS-8位并入串出右移寄存器PORT ( CL，K LOAD : IN STD_LOGIC;DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC );END SHFRT;ARCHITECTURE behav OF SHFRT IS BEGINPROCESS (CLK, LOAD)VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGINIF CL

15、KEVENT AND CLK = 1 THENIF LOAD =1THEN REG8-由DIN;OAD)裝載新數(shù)據(jù)ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1);END IF;END IF;QB = REG8(0); -輸出最低位，在IF語句外不需要CLK上升沿觸發(fā)END PROCESS; - CLK變port ( DINDOUT_n7/ 9化但未滿足上升沿之前已經賦值給QB END behav;9狀態(tài)機LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY S_MACHINE ISPORT (clk, reset :

16、 IN STD_LOGIC; st_input : IN STD_LOGIC_VECTOR(0 TO 1); comb_output :OUT STD_LOGIC_VECTOR(0 TO 3);END S_MACHINE;ARCHITECTURE bhv OF S_MACHINE ISTYPE FSM_ST IS (S0, S1,S2, S3);SIGNAL current_st, next_st : FSM_ST; BEGINREG:PROCESS(reset, clk)BEGINIF reset = 1 THEN current_st = S0;ELSIF clkEVENT AND clk = 1 THEN current_st comb_output = 1001; IF st_input = 10 THEN next_st = S1; ELSE