FPGA流水線個(gè)人總結(jié)

1、FPGA流水線概括之前一篇博文（流水線加法器設(shè)計(jì)（Verilog）介紹了2級(jí)流水線4位全加器，本來(lái)目的是和之前不運(yùn)用流水線的加法器延時(shí)進(jìn)行比較，不過(guò)結(jié)果程序?qū)懙貌惶?，也被codeman 大俠指出了錯(cuò)誤的地方，于是嘗試一下從新改寫(xiě)，于是有了這篇博文。流水線設(shè)計(jì)是用于提高所設(shè)計(jì)系統(tǒng)運(yùn)行速度的一種有效的方法。為了保障數(shù)據(jù)的快速傳輸，必須使系統(tǒng)運(yùn)行在盡可能高的頻率上，但如果某些復(fù)雜邏輯功能的完成需要較長(zhǎng)的延時(shí)，就會(huì)使系統(tǒng)很難運(yùn)行在高的頻率上，在這種情況下，可使用流水線技術(shù)，即在長(zhǎng)延時(shí)的邏輯功能快中插入觸發(fā)器，使復(fù)雜的邏輯操作分步完成，減少每個(gè)部分的處理延時(shí)，從而使系統(tǒng)的運(yùn)行頻率得以提高。流水線設(shè)計(jì)的

2、代價(jià)是增加了寄存器邏輯，即增加了芯片資源的耗用。流水線操作概念示意圖流水線設(shè)計(jì)的概念: 所謂流水線設(shè)計(jì)實(shí)際上就是把規(guī)模較大、層次較多的組合邏輯電路分為幾個(gè)級(jí)，在每一級(jí)插入寄存器組暫存中間數(shù)據(jù)。K級(jí)的流水線就是從組合邏輯的輸入到輸出恰好有K個(gè)寄存器組（分為K級(jí)，每一級(jí)都有一個(gè)寄存器組）上一級(jí)的輸出是下一級(jí)的輸入而又無(wú)反饋的電路。 組合邏輯設(shè)計(jì)轉(zhuǎn)化為流水線設(shè)計(jì)上圖表示如何將把組合邏輯設(shè)計(jì)轉(zhuǎn)換為相同組合邏輯功能的流水線設(shè)計(jì)。組合邏輯設(shè)計(jì)：這個(gè)組合邏輯包括兩級(jí)。· 第一級(jí)的延遲是T1和T3兩個(gè)延遲中的最大值； · 第二級(jí)的延遲等于T2的延遲。為了通過(guò)這個(gè)組合邏輯得到穩(wěn)定的計(jì)算結(jié)果輸

3、出，需要等待的傳播延遲為：max(T1,T3)+T2流水線：在從輸入到輸出的每一級(jí)插入寄存器后，流水線設(shè)計(jì)的第一級(jí)寄存器所具有的總的延遲為T1與T3時(shí)延中的最大值加上寄存器的 Tco（觸發(fā)時(shí)間）。同樣，第二級(jí)寄存器延遲為T2的時(shí)延加上Tco。采用流水線設(shè)計(jì)為取得穩(wěn)定的輸出總體計(jì)算周期為：max(max(T1,T3)+Tco,(T2+Tco)流水線設(shè)計(jì)需要兩個(gè)時(shí)鐘周期來(lái)獲取第一個(gè)計(jì)算結(jié)果，而只需要一個(gè)時(shí)鐘周期來(lái)獲取隨后的計(jì)算結(jié)果。開(kāi)始時(shí)用來(lái)獲取第一個(gè)計(jì)算結(jié)果的兩個(gè)時(shí)鐘周期被稱為采用流水線設(shè)計(jì)的首次延遲（latency)。但對(duì)于CPLD來(lái)說(shuō)，器件的延遲如T1、T2和T3相對(duì)于觸發(fā)器的Tco要長(zhǎng)得多

4、，并且寄存器的建立時(shí)間Tsu也要比器件的延遲快得多。因此流水線設(shè)計(jì)獲得比同功能的組合邏輯設(shè)計(jì)更高的性能。采用流水線設(shè)計(jì)的優(yōu)勢(shì)在于它能提高吞吐量（throughput)。· 首次延遲（latency）（從輸入到輸出）最長(zhǎng)的路徑進(jìn)行初始化所需要的時(shí)間總量； · 吞吐延遲執(zhí)行一次重復(fù)性操作所需要的時(shí)間總量。假設(shè)T1、T2和T3具有同樣的傳遞延遲Tpd。組合邏輯設(shè)計(jì)：· 首次延遲為2*Tpd · 吞吐延遲為2*Tpd流水線設(shè)計(jì)：· 首次延遲為2*（Tpd+Tco) · 吞吐延遲為Tpd+Tco如果CPLD硬件能提供快速的Tco，則流水線設(shè)計(jì)相

5、對(duì)于同樣功能的組合邏輯設(shè)計(jì)能提供更大的吞吐量。如Xilinx的XC9572-7的Tpd為7.5ns，Tco為4.5ns。點(diǎn)擊看原圖點(diǎn)擊看原圖點(diǎn)擊看原圖上圖是上述4級(jí)流水線加法器的框圖，從該圖可以看出，上面的加法器采用5級(jí)緩存、4級(jí)加法，每一個(gè)加法器實(shí)現(xiàn)8位數(shù)據(jù)和一個(gè)進(jìn)位的相加，整個(gè)加法器只受8位全加器的工作速度的限制。點(diǎn)擊看原圖例化后可以看到4個(gè)8位全加器和緩存。頂層測(cè)試程序：布線布局后仿真（選擇XC3S500E）點(diǎn)擊看原圖4個(gè)時(shí)鐘周期后獲得計(jì)算結(jié)果。延時(shí)大概為5ns。注意：要注意在加法的過(guò)程中的位寬問(wèn)題 cout,sum<=9'b0+thirda7:0+thirdb7:0+thirdco,thirdsum;等式左邊33位：cout (1bit )+sum(32bit)等式右邊32位：thirda/thirdb（8bit）+thirdsum(24bit)如果沒(méi)有加上9b0的話，cout會(huì)被綜合掉，一直接地。參考資料：1）Verilog數(shù)字系統(tǒng)