畢業(yè)設(shè)計(jì)（論文）-基于FPGA的直接數(shù)字頻率合成器的研究與應(yīng)用

1、畢業(yè)設(shè)計(jì)論文-基于FPGA的直接數(shù)字頻率合成器的研究與應(yīng)用 院 系 電氣工程系 專 業(yè) 電子信息工程 年 級 2005 姓 名 范軍 題 目 基于FPGA的直接數(shù)字頻率合成器的研究與應(yīng)用 指導(dǎo)教師 評 語 指導(dǎo)教師 簽章 評 閱 人評 語 評 閱 人 簽章 成 績 辯論委員會主任 簽章 年 月 日 畢業(yè)設(shè)計(jì)論文任務(wù)書班 級 電子信息05 學(xué)生姓名 學(xué) 號 20059180 發(fā)題日期：2021 年 2 月 23 日 完成日期：畢業(yè)當(dāng)年的6月14日題 目 基于FPGA的直接數(shù)字頻率合成器的研究與應(yīng)用 1、本論文的目的、意義 現(xiàn)代社會大量需要分辯率及轉(zhuǎn)換速度及低噪聲的信號源，這種信號源廣泛采用頻率合

2、成技術(shù)， 目前頻率合成技術(shù)主要三種種方式：DAS、PLL、DDS，DAS現(xiàn)在較少用，PLL用途較廣，但高分辨率與轉(zhuǎn)換速度存在矛盾且為大步進(jìn)頻率合成，而DDS簡單可靠，很高的分辯率及轉(zhuǎn)換速度。本設(shè)計(jì)基于FPGA的DDS技術(shù)來設(shè)計(jì)一臺正弦波信號源。 2、學(xué)生應(yīng)完成的任務(wù) . 1掌握DDS合成技術(shù)的原理、方法及應(yīng)用 2掌握利用FPGA技術(shù)實(shí)現(xiàn)直接數(shù)字頻率合成器的方法 3基于FPGA的直接數(shù)字頻率合成器的應(yīng)用-設(shè)計(jì)一臺正弦波信號源 并進(jìn)行仿真調(diào)試 4盡可能高的分辨率和精度 3、論文各局部內(nèi)容及時間分配：共 16 周第一部份 畢業(yè)設(shè)計(jì)前期準(zhǔn)備及任務(wù)書下達(dá) 2 周第二局部 收集、調(diào)研、整理資料、購思、方案

3、確定 2 周第三局部 硬軟件設(shè)計(jì)、仿真調(diào)試階段 6 周第三局部 論文撰寫 3 周第四局部 審校 1 周評閱及辯論 2 周指導(dǎo)教師： 2021年2月23日審 批 人： 2021年2月23日摘 要 頻率合成技術(shù)廣泛應(yīng)用于通信、航空航天、儀器儀表等領(lǐng)域。目前，常用的頻率合成技術(shù)有直接式頻率合成、鎖相頻率合成和直接數(shù)字頻率合成 DDS 。 DDS系統(tǒng)可以很方便地獲得頻率分辨率很精細(xì)且相位連續(xù)的信號，也可以通過改變相位字改變信號的相位，因此也廣泛用于數(shù)字通信領(lǐng)域。 本論文是利用FPGA設(shè)計(jì)實(shí)現(xiàn)DDS系統(tǒng)。DDS是把一系列數(shù)字量形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。主要是利用高速存儲器作

4、查尋表，然后通過高速D/A轉(zhuǎn)換器產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波 或其他任意波形 。一個典型的DDS系統(tǒng)應(yīng)包括:相位累加器，可在時鐘的控制下完成相位的累加 一般由ROM實(shí)現(xiàn) :DA轉(zhuǎn)換電路，將數(shù)字形式的幅度碼轉(zhuǎn)換成模擬信號。 本文進(jìn)行了DDS系統(tǒng)分析和設(shè)計(jì)，包括DDS系統(tǒng)框圖的設(shè)計(jì)，相位控制字和頻率控字的設(shè)計(jì)，以及軟件和硬件設(shè)計(jì)，重點(diǎn)在于利用FPGA改良設(shè)計(jì)，包括控制系統(tǒng) 頻率控制器和初始相位控制器 ，尋址系統(tǒng) 相位累加器和數(shù)據(jù)存儲器 ，以及轉(zhuǎn)換系統(tǒng) D/A轉(zhuǎn)換器和濾波器 的設(shè)計(jì)。介紹了利用現(xiàn)場可編程邏輯門陣列 FPGA 實(shí)現(xiàn)數(shù)控振蕩器 DNO，即DDS 的原理、電路結(jié)構(gòu)，重點(diǎn)介紹了DDS技術(shù)在

5、FPGA中的實(shí)現(xiàn)方法，給出了采用ALTERA公司的FLEX 10K系列FPGA芯片EPF 10K20TC 144-4芯片進(jìn)行直接數(shù)字頻率合成的VHDL源程序。關(guān)鍵詞:直接數(shù)字頻率合成 DDS ; 現(xiàn)場可編程門陣列 FPGA ；硬件描述語言Abstract The technology of Frequency Synthesis, which consist of Direct Synthesis,Phase-locked Synthesis and Direct Digital Synthesis is widely used in theory ofcommunication, aeron

6、autics and instrument, etc. By using the DDS system, we canobtain signals with high definition infrequency and with sequential phase. The system realized this time which is achieved by FPGA is a DDS system that hasthe function of digitized frequency modulation of analog signals.DDS is a method thatc

7、an transform the digitized signals into analog signals by means of DAC. With the helpof the high-speed ROM which is used as a look-up-table, the sin-waveforms or otherwaveforms can be obtained by using the high-speed DAC. The common DDS iscomposed of three part. The Phase Adder, which accomplish the

8、 accumulation of thephase; The Phase Code-Amplitude Code Transformer, which is realized by ROM; TheDAC, which transforms the digital signals into analogy signals. According to the design parameters, the paper has undergone the DDS systemanalysis and designs, including the design of DDS system block-

9、diagram, the design ofphase-controlling word and frequency-controlling word, and the design of software andhardware. The keystone rests with improving the design, including the design of the controlling system frequency-controllor and original phase-contrllor ,addressing system phase accumulator and

10、 data memorizer and conversion system D/A converter and filter , presents the VHDL fountainhead program of Direct Digital Synthesizer, using the EPF l OK20TC 144-4 chip of the FPGA chip which belongs to the ALTERA corporations FLEXIOK series.KeyWords: DDS; FPGA; VHDL目 錄第1章 緒論11.1問題的提出11.2國內(nèi)外研究現(xiàn)狀11.3

11、本設(shè)計(jì)的內(nèi)容2第2章 頻率合成技末概述32.1頻率合成技術(shù)3率合成3率合成3字頻率合成42.2頻率合成器的主要技術(shù)指標(biāo)52.3直接數(shù)字頻率合成6 DDS原理6 DDS的組成7第3章 VHDL語言與可編程邏輯器件93. 1 EDA技術(shù)的開展與VHDL語言9 EDA技術(shù)9 VHDL硬件描述語言103.2 FPGA原理介紹113.3 Altera公司可編程邏輯器件開發(fā)軟件12 +PLUS II的特點(diǎn)12 +PLUS II的設(shè)計(jì)流程13第4章.基于FPGA的DDS系統(tǒng)的實(shí)現(xiàn)154.1根本DDS系統(tǒng)框圖154.2根本DDS各模塊介紹15加器15制器15一幅度碼變換電路15 DA轉(zhuǎn)換器與低通濾波器164.

12、3 相位碼一幅度碼轉(zhuǎn)換的壓縮編碼方案164.4根本DDS的VHDL語言描述18 ROM模塊sinrom18一幅度碼轉(zhuǎn)換模塊Atrans23DS的VHDL描述25 DA轉(zhuǎn)換濾波電路27第5章 本系統(tǒng)性能分析與改善325.1 DDS的性能特點(diǎn)325.2 DDS方案設(shè)計(jì)中的考慮因素34數(shù)選擇對DDS性能的影響34 DDS的雜散抑制措施34結(jié) 論37致 謝38參考文獻(xiàn)39第1章 緒論 隨著電子技術(shù)的開展，很多應(yīng)用領(lǐng)域?qū)π盘栴l率的穩(wěn)定性要求越來越高，而且不僅需要單一的固定頻率，還需要多點(diǎn)頻率。如短波通信接收機(jī)要求在2-30MHz的范圍內(nèi)提供以100Hz為間隔的280000個通信頻道。為了解決既要頻率穩(wěn)定

13、準(zhǔn)確，又要頻率能在很大范圍內(nèi)變化的問題，于是產(chǎn)生了頻率合成技術(shù)。隨著數(shù)字技術(shù)的開展以及器件制作工藝水平的提高，直接數(shù)字式頻率合成 DDS 得到了飛速的開展，本文所做的工作就是研究如何應(yīng)用FPGA芯片來實(shí)現(xiàn)DDS系統(tǒng)。 頻率合成技術(shù)是在實(shí)際應(yīng)用中產(chǎn)生，又是在實(shí)踐中不斷提高的。頻率合成技術(shù)始于20世紀(jì)30年代，最初采用多個頻率源通過混頻的方法產(chǎn)生更多的頻率由于需要過多的三極管，因而逐漸被淘汰，最后形成目前使用的由一個晶體振蕩器產(chǎn)生標(biāo)準(zhǔn)頻率再合成多個頻率點(diǎn)的頻率合成技術(shù)。這種頻率合成技術(shù)是通過多級倍頻和分頻，運(yùn)用混頻器產(chǎn)生所需的各種頻率點(diǎn)，可稱為直接頻率合成。到了60，70年代，由于數(shù)字集成電路技術(shù)

14、的迅速開展，出現(xiàn)了第二代頻率合成方案數(shù)字鎖相環(huán)法頻率合成。它的電路由壓控振蕩器 VCO ，可變分頻器及鑒相器組成，如圖1.1 1971年，美國學(xué)者J Tierncy C M Rade:和B.Gold提出了以全數(shù)字技術(shù)從相位概念出發(fā)，直接合成所需波形的一種新的頻率合成原理，形成了第三代頻率合成方案直接數(shù)字頻率合成 DDS 。限于當(dāng)時的技術(shù)和器件水平，它的性能指標(biāo)尚不能與已有的技術(shù)相比，故未受到重視。近年來，隨著數(shù)字技術(shù)的開展以及器件制作工藝水平的提高，DDS得到了飛速的開展，它在工作頻率范圍、頻率轉(zhuǎn)換速度、頻率分辯力、相位連續(xù)性、正交輸出以及易集成化方面的性能都超越了傳統(tǒng)的頻率合成器所能到達(dá)的水

15、平，使頻率合成技術(shù)大大地前進(jìn)了一步。圖1.2是DDS的框圖。本次設(shè)計(jì)是利用可編程邏輯器件PFGA完成一個可實(shí)現(xiàn)模擬信號的DDS系統(tǒng)，實(shí)現(xiàn)了頻率合成技術(shù)和FPGA編程技術(shù)的結(jié)合。我所使用的FPGA開發(fā)軟件是+PLUS II, +PLUS II是Altera公司提供的集成開發(fā)環(huán)境，界面友好，使用便捷，被業(yè)界譽(yù)為最易用易學(xué)的EDA軟件。 根據(jù)設(shè)計(jì)指標(biāo)，進(jìn)行了DDS系統(tǒng)分析和設(shè)計(jì)，包括DDS系統(tǒng)框圖的設(shè)計(jì)，相位控制字和頻率控字的設(shè)計(jì)，以及軟件和硬件設(shè)計(jì)，重點(diǎn)在于改良設(shè)計(jì)，包括控制系統(tǒng) 頻率控制器和初始相位控制器 ，尋址系統(tǒng) 相位累加器和數(shù)據(jù)存儲器 ，以及轉(zhuǎn)換系統(tǒng) D/A轉(zhuǎn)換器和濾波器 的設(shè)計(jì)。介紹了利

16、用FPGA，重點(diǎn)介紹了DDS技術(shù)在FPGA中的實(shí)現(xiàn)方法，對系統(tǒng)性能進(jìn)行了分析，提出了改善方法。第2章 頻率合成技術(shù)概述 隨著現(xiàn)代電子技術(shù)的不斷開展，對信號的頻率的準(zhǔn)確度和穩(wěn)定性要求越來越高，一般的振蕩器已不能滿足要求，于是出現(xiàn)了高穩(wěn)定和高準(zhǔn)確的晶體振蕩器。但晶體振蕩器產(chǎn)生的只是單一頻率的信號或只能在很小范圍內(nèi)微調(diào)。然而，在通信、雷達(dá)、儀表、宇航等領(lǐng)域往往需要在一定頻率范圍內(nèi)提供一系列穩(wěn)定和準(zhǔn)確的頻率，這就需要頻率合成技術(shù)。常用的頻率合成技術(shù)有三種:率合成直接頻率合成理論大約在20世紀(jì)30年代中期開始形成，當(dāng)時是利用單個或多個不同頻率的晶體振蕩器作為基準(zhǔn)信號源，經(jīng)過倍頻、分頻、混頻等途徑直接產(chǎn)生

17、許多離散頻率的輸出信號，這就是最早應(yīng)用的頻率合成器，稱之為直接式頻率合成器。采用單一個或多個不同頻率的晶體振蕩器作為基準(zhǔn)信號源，經(jīng)過具有加減乘除四那么運(yùn)算功能的混頻器、倍頻器、分頻器和具有選頻功能的濾波器的不同組合來實(shí)現(xiàn)頻率合成。利用不同組合的四那么運(yùn)算，即可產(chǎn)生大量的、頻率間隔較小的離散頻率系列。根據(jù)參考頻率源的數(shù)目和四那么運(yùn)算電路組合的不同，直接式頻率合成器有著許多不同的形式。如可由較多晶體振蕩器或頻率源同時提供基準(zhǔn)頻率，或僅由一個或少數(shù)幾個晶體振蕩器提供基準(zhǔn)頻率率合成 相位反應(yīng)理論和鎖相技術(shù)應(yīng)用于頻率合成領(lǐng)域，產(chǎn)生了間接式頻率合成器。所謂間接式是指合成器的輸出信號不是直接從參考源經(jīng)過變換

18、而得，而是由鎖相環(huán)的壓控振蕩器間接產(chǎn)生所需要的頻率輸出，所以，間接式頻率合成器又稱為鎖相頻率合成器。它是基于鎖相環(huán)路的同步原理，從一個高準(zhǔn)確度、高穩(wěn)定度的參考晶體振蕩器綜合出大量離散頻率的一種技術(shù)。鎖相頻率合成器由基準(zhǔn)頻率產(chǎn)生器和鎖相環(huán)路兩局部構(gòu)成?；鶞?zhǔn)頻率產(chǎn)生器為合成電路提供一個或幾個高穩(wěn)準(zhǔn)的參考頻率，鎖相環(huán)路那么利用其良好的窄帶跟蹤特性，使頻率準(zhǔn)確地鎖定在參考頻率或其某次諧波上，并使被鎖定的頻率具有與參考頻率一致的頻率穩(wěn)定度和較高的頻譜純度。由于鎖相環(huán)路具有良好的窄帶濾波特性，故其輸出信號質(zhì)量較直接式頻率合成器得到明顯的改善。鎖相技術(shù)在頻率合成中的成功應(yīng)用，使頻率合成技術(shù)獲得突破性進(jìn)展。鎖

19、相頻率合成器的結(jié)構(gòu)簡單、輸出頻率成分的頻譜純度高，而且易于得到大量的離散頻率等優(yōu)點(diǎn)引起了人們的極大關(guān)注，為頻率合成器的廣泛應(yīng)用打下了根底。 在鎖相頻率合成器中，輸出頻率系列是由壓控振蕩器 wco 產(chǎn)生的。該頻率在環(huán)路的鑒相器中，不斷地與來自石英晶體振蕩器的基準(zhǔn)頻率進(jìn)行相位比較，并通過比較后產(chǎn)生的誤差信號對振蕩頻率進(jìn)行校準(zhǔn)，使輸出頻率系列中的任一頻率均具有與基準(zhǔn)頻率相同的頻率穩(wěn)定度。由于鑒相器要求進(jìn)行相位比較的兩輸入頻率在數(shù)值上相等，由此形成了多種鎖相頻率合成的方法。字頻率合成 數(shù)字技術(shù)的飛速開展，使頻率合成技術(shù)也躍上了一個新的臺階。1971年，美國學(xué)者J Tierncy, C M Rade:和

20、B.Gold提出了以全數(shù)字技術(shù)從相位概念出發(fā)，直接合成所需波形的一種新的頻率合成原理。限于當(dāng)時的技術(shù)和器件水平，它的性能指標(biāo)尚不能與已有的技術(shù)相比，故未受到重視。近年來，隨著數(shù)字技術(shù)的開展以及器件制作工藝水平的提高，直接數(shù)字式頻率合成 DDS 得到了飛速的開展，它在工作頻率范圍、頻率轉(zhuǎn)換速度、頻率分辯力、相位連續(xù)性、正交輸出以及易集成化方面的性能都超越了傳統(tǒng)的頻率合成器所能到達(dá)的水平。使頻率合成技術(shù)大大地前進(jìn)了一步。 DDS是用數(shù)字控制方法從一個標(biāo)準(zhǔn)參考頻率源產(chǎn)生多種頻率的技術(shù)，它是把一系列數(shù)字量形式的信號通過D/A轉(zhuǎn)換形成模擬量形式的信號的合成技術(shù)。利用高速存儲器作查尋表，然后通過高速D/A

21、轉(zhuǎn)換器產(chǎn)生已經(jīng)用數(shù)字形式存入的正弦波 或其他任意波形 。DDS在相對帶寬、頻率轉(zhuǎn)換時間、相位連續(xù)性，正交輸出、分辨率以及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能到達(dá)的水平，為各種電子系統(tǒng)提供了優(yōu)于模擬信號源性能的高質(zhì)量的頻率源。目前它正朝著系統(tǒng)化，小型化、模塊化和工程化的方向開展，性能越來越好，使用越來越方便，是目前應(yīng)用最廣泛的頻率合成器之一。本次設(shè)計(jì)就是研究DDS的實(shí)現(xiàn)及應(yīng)用。 頻率合成器技術(shù)指標(biāo)有很多，在不同的場合有不同的適用描述，但其中最主要和最普遍的技術(shù)指標(biāo)如下: 合成器最高與最低輸出頻率所確定的頻率范圍，稱為合成器的工作頻率范圍。在此范圍內(nèi)，合成器能輸出間隔一定的眾多

22、離散頻率中的某一振蕩頻率 稱為信道 或某幾個振蕩頻率。各振蕩頻率的穩(wěn)定度及其它性能均應(yīng)滿足系統(tǒng)的性能要求。 每個離散頻率之間的最小間隔稱為頻率間隔，又稱分辨力，頻率間隔的大小，隨合成器的用途而不同。例如，短波單邊帶通信的頻率間隔一般為100Hz，有時為IOHz,1Hz甚至0.1 Hz。超短波通信那么多取50kHz，有時也取為25kHz,12.5kHz,等等。由一個工作頻率轉(zhuǎn)換到另一個工作頻率并到達(dá)穩(wěn)定所需的時間。其數(shù)值與合成器的電路形式有關(guān)。 頻率穩(wěn)定度是指在規(guī)定觀測時間內(nèi)，合成器輸出頻率偏離標(biāo)稱值的程度，一般用該偏離值與輸出頻率的相對值來表示。準(zhǔn)確度那么表示實(shí)際工作頻率與其標(biāo)稱值之間的偏差，

23、又稱頻率誤差。穩(wěn)定度與準(zhǔn)確度有著密切的關(guān)系，因?yàn)橹挥蓄l率穩(wěn)定度高，頻率準(zhǔn)確度高才有意義。 頻譜純度是指輸出信號頻譜的純潔程度?？梢杂幂敵龆说挠杏眯盘栯娖脚c各寄生頻率總電平之比的分貝數(shù)表示。在一般情況下，合成器在選定輸出頻率附近的頻譜分布。可見，除有用頻率外，其附近尚存在各種周期性干擾與隨機(jī)干擾以及有用信號的各次諧波成分。這里，周期性干擾多數(shù)來源于混頻器的高次組合頻率，它們以某些頻差的形式，成對地分布于有用信號的兩邊。而隨機(jī)干擾那么是由設(shè)備內(nèi)部各種不規(guī)那么的電擾動所產(chǎn)生，并以相位噪聲的形式分布于有用頻譜的兩側(cè)。有時也把各種周期性干擾視為另一種相位噪聲。 DDS原理 對于正弦信號發(fā)生器，它的輸出可

24、以用下式來描述： S Asint Asin 2ft 2-1其中S是指該信號發(fā)生器的輸出信號波形，f是指輸出信號對應(yīng)的頻率。上式的表達(dá)對于時間t是連續(xù)的，為了用數(shù)字邏輯式實(shí)現(xiàn)該表達(dá)式，必須進(jìn)行離散化處理，用基準(zhǔn)時鐘clk進(jìn)行抽樣，令正弦信號的相位： 2ft 2-2在一個clk周期T ,相位的變化量為： 2fT 2-3其中 f 是指clk的頻率對于2可以理解為“滿相位，為了對進(jìn)行數(shù)字量化，把2切割成2份，由此每個CLK周期的相位增量用量化值B來描述：B?2 ,且 B為整數(shù)。與式3聯(lián)立?？傻肂 2? 2-4顯然，信號發(fā)生器的輸出可能為：S Asin + Asin? B+ B Af B+ B 2-5其

25、中 指前一個clk周期的相位值，同樣得出B?2 2-6 DDS的組成由上面的推導(dǎo)，可以看出，只要對相位的量化增量進(jìn)行簡單的累加運(yùn)算，就可以得到正弦信號的當(dāng)前值，而用于累加的相位增量量化值B決定了信號的輸出頻率f，并呈現(xiàn)簡單的線形關(guān)系。直接數(shù)字合成器DDS就是根據(jù)上述原理而設(shè)計(jì)的數(shù)字控制頻率合成器。圖2.1 根本DDS結(jié)構(gòu)如圖2所示的是一個根本的DDS結(jié)構(gòu)，主要由相位累加器、同步存放器、正弦ROM查找表、D/A構(gòu)成。相位累加器是整個DDS的核心，在這里完成上文原理推導(dǎo)中的相位累加功能。相位累加器由N位加法器與N位累加存放器級聯(lián)構(gòu)成。，又由于B與輸出頻率f是簡單的線形關(guān)系：B 2?。相位累加器的輸

26、入即相位增量又可以稱為頻率控制字，用K來表示。每來一個時鐘脈沖，加法器將k與累加存放器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送到累加存放器的數(shù)據(jù)輸入端，以使加法器在下一個時鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時鐘作用下，不斷對頻率控制字進(jìn)行線性相位累加。由此可以看出，相位累加器在每一個輸入時，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號的相位，相位累加器的出頻率就是DDS輸出的信號頻率。不變的情況下，K的大小控制了D8D0從最小到最大變化所用的時間。K大，每次運(yùn)算的結(jié)果較前一次的數(shù)據(jù)增長就大，因而地址數(shù)據(jù)循環(huán)一周所需時間就短，這意味著D/A轉(zhuǎn)換器輸出的波形頻率就高。

27、反之那么相反。用相位累加器輸出的數(shù)據(jù)作為波形存儲器ROM的相位取樣地址。這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值二進(jìn)制編碼經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。波形存儲器的輸出送到D/A轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號。低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純潔的正弦波信號。查找表Look-Up-Table 的原理與結(jié)構(gòu)采用這種結(jié)構(gòu)的PLD芯片我們也可以稱之為FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。查找表Look-Up-Table 簡稱為LUT，LUT本質(zhì)上就是一個RAM。 目前FP

28、GA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的16x1的RAM。 當(dāng)用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發(fā)軟件會自動計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入RAM,這樣，每輸入一個信號進(jìn)行邏輯運(yùn)算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。下面是一個4輸入與門的例子，實(shí)際邏輯電路LUT的實(shí)現(xiàn)方式a,b,c,d 輸入邏輯輸出地址RAM中存儲的內(nèi)容00000000000001000010.0.01111111111基于查找表LUT 的FPGA的結(jié)構(gòu) 1 輸入設(shè)計(jì)工程 邏輯設(shè)計(jì)的輸入方法有原理圖輸入 .gdf 、文本輸入

29、 .vhd 、波形輸入 .wdf 及第三方EDA工具生成的設(shè)計(jì)網(wǎng)表文件輸入 .sch, .edf, .Ynf 等。輸入方法不同，生成的設(shè)計(jì)文件的名稱后綴就不同。 2編譯設(shè)計(jì)工程 首先，根據(jù)設(shè)計(jì)工程要求設(shè)定編譯參數(shù)和編譯策略，如器件的選用、引腳的鎖定、邏輯綜合方式的設(shè)置等。然后對設(shè)計(jì)工程進(jìn)行網(wǎng)表提取、邏輯綜合、器件適配并產(chǎn)生報(bào)告文件 .rpt ，延時信息文件 .snf 和器件編程文件 pof, .sof, .jed 供分析、仿真和編程。 3校驗(yàn)設(shè)計(jì)工程 設(shè)計(jì)工程校驗(yàn)方法包括功能仿真、模擬仿真和定時分析。 功能仿真是在不考慮器件延時的理想情況下仿真設(shè)計(jì)工程的一種工程校驗(yàn)方法，也稱為前仿真。通過功能

30、仿真.可以驗(yàn)證一個工程的邏輯功能是否正確。 模擬仿真 時序仿真 是在考慮設(shè)計(jì)工程具體適配器件的各種延時的情況下仿真設(shè)計(jì)工程的一種工程驗(yàn)證方法，也稱為后仿真。時序仿真不僅測試邏輯功能，而且測試目標(biāo)器件最差情況下的時間關(guān)系。通過時序仿真，在設(shè)計(jì)工程編程到器件之前進(jìn)行全面測試，以確保在各種可能的條件都有正確的響應(yīng)。 定時分析用來分析器件引腳及內(nèi)部節(jié)點(diǎn)之間的傳輸延時、時序邏輯的性能以及器件內(nèi)部各種存放器的建立保持時間。 4編程驗(yàn)證設(shè)計(jì)工程用+PLUS II編程器通過Altera編程硬件或其他工業(yè)標(biāo)準(zhǔn)編程器，將經(jīng)過仿真確認(rèn)后的編程目標(biāo)文件編入所選定的可編程邏輯器件中，然后參加鼓勵信號，測試是否到達(dá)設(shè)計(jì)要

31、求。 5 CPLDDN-2004下載軟件 本次設(shè)計(jì)使用的CPLDDN-2004是與Altera公司+PLUS 11開發(fā)軟件配套使用的下載軟件。該下載軟件具有操作簡單、功能強(qiáng)大等優(yōu)點(diǎn)，不僅可完成設(shè)計(jì)程序的下載功能，而且其自帶的MIF生成器非常適合本次設(shè)計(jì)所須的ROM初始化文件的生成。圖1.1 DDS原理框圖 加器 相位累加器是DDS系統(tǒng)的核心，其功能就是完成第二章描述的DDS實(shí)現(xiàn)原理中的相位累加功能。為了充分發(fā)揮DDS的優(yōu)越性，一般累加器的位數(shù)都比較大，頻率字可控制DDS的輸出頻率，可根據(jù)需要來設(shè)定。存放器的作用是保證當(dāng)頻率字改變時不會干擾相位累加器的工作。 制器 相位調(diào)制器也是一個加法器。它的

32、功能是改變輸出信號的相位。本系統(tǒng)可以很方便地獲得任意相位的正弦信號，這在很多應(yīng)用中是十分有利的。例如在電視、通信等領(lǐng)域，往往需要相位相差pi/2,的正交信號，這時只需改變相位字的值就可以很容易獲得正交信號。存放器的作用是消除干擾。 一幅度碼變換電路 本電路的核心是一個正弦查找表，正弦查找表主要完成相位序列 相位碼 向幅度序列 幅度碼 的轉(zhuǎn)換。這里，用ROM構(gòu)造一個查找表。如果把相位碼作為ROM的地址，只要在該地址中存儲相應(yīng)的正弦幅度碼作為數(shù)據(jù)，就可通過相位碼尋址ROM，輸出正弦函數(shù)。ROM的地址位數(shù)address和數(shù)據(jù)位數(shù)q越長，輸出的精度就越高。但該address和q的位數(shù)受ROM容量的限制

33、，要合理安排。通常有兩個方法可降低ROM的占用量: 1 .選擇合理的編碼方式，這一點(diǎn)將在后面詳細(xì)說明。 2 .進(jìn)行有選擇地截?cái)唷?為了發(fā)揮DDS的優(yōu)點(diǎn)，一般頻率字freqw的字長較大，設(shè)為M。而ROM的地址位數(shù)受容量限制，只能取K lM K 位，那么可以將freqw的低 M-K 位舍去 即截?cái)?，只取其高K位作為ROM的地址位。截?cái)鄷?dǎo)致相位噪聲的增加，這一點(diǎn)在設(shè)計(jì)時應(yīng)引起重視。后面將分析此噪聲。 DA轉(zhuǎn)換器與低通濾波器 DA轉(zhuǎn)換器 DAC 和低通濾波器的作用是將幅度碼轉(zhuǎn)變成模擬信號。由于DAC輸出為階梯波，需通過低通濾波器取出其低頻成分 即DDS輸出 。DAC的輸入信號來自ROM的數(shù)據(jù)輸出和

34、幅度求補(bǔ)器的輸出位。由前述可知，為節(jié)省ROM的容量，我們只是存儲了pi/2相位的幅度信息，通過相位求補(bǔ)，獲得0-pi的幅度碼，通過幅度求補(bǔ)獲得0-2pi的幅度碼，ROM的輸出和幅度求補(bǔ)的輸出位并不能保證同時加至DAC的輸入端，為此，在DAC數(shù)據(jù)輸入之前通過存放器使數(shù)據(jù)穩(wěn)定后再加至D/A轉(zhuǎn)換器。4.3 相位碼一幅度碼轉(zhuǎn)換的壓縮編碼方案為節(jié)省ROM的內(nèi)存，本次設(shè)計(jì)采用了第二章所述壓縮內(nèi)存的方案，同時又充分利用了CPLD/FPGA的特點(diǎn)和vHDL語言的靈活性，對相位碼一幅度碼轉(zhuǎn)換進(jìn)行了巧妙的壓縮編碼，實(shí)現(xiàn)了只存儲0-pi/2的幅度碼復(fù)原0-2pi的幅度的功能。下面介紹本次編碼方案。 內(nèi)存中只存儲pi

35、/2的幅度碼，對應(yīng)正弦函數(shù)的值域?yàn)?, 1。設(shè)ROM的地址位和數(shù)據(jù)位均為8位，共有256個地址。為便于分析，將正弦函數(shù)的值域擴(kuò)大255倍，即值域?yàn)?255，此值域正好與數(shù)據(jù)碼 幅度碼 有一一對應(yīng)的關(guān)系，便于數(shù)據(jù)的編碼。而實(shí)際_正弦函數(shù)的值域是-1-+1，擴(kuò)大255倍就是-255一+255。由于DAC不便于表示負(fù)數(shù)，可將上值的范圍變形為0511，這樣，輸入到DAC的位數(shù) 即幅度碼 就應(yīng)為9位，但ROM輸出的幅度碼只有8位且只存儲了0 /2相位，故要經(jīng)過處理。該過程可用圖4.2表示。 下面著重分析編碼的過程。觀察圖4.3正弦函數(shù)的波形，各點(diǎn)的相位碼 共10位，從高到低依次為a9,a8, a7, a

36、6, a5, a4, a3, a2, al, a0 和相應(yīng)DAC的輸入 共9位，從高到低設(shè)為b8, b7, b6, b5, b4, b3, b2, b1, b0 為:圖4.3 正弦波的幅度和相位 A點(diǎn):相位碼a9.0 0000000000 幅度碼b8.0 011111111 B點(diǎn):相位碼a9.0 0011111111 幅度碼b8.0 111111111 C點(diǎn):相位碼a9.0 0111111111 幅度碼b8.0 011111111 D點(diǎn):相位碼a9.0 1011111111 幅度碼b8.0 000000000 E點(diǎn):相位碼a9.0卜1111111111 幅度碼b8.0 011111111 從上

37、述各點(diǎn)可見a9 a8可反映正弦波的相位信息: 第一象限:a9 0 ， a8 0; 第二象限:a9 0, a8 1; 第三象限:a9 1, a8 0; 第四象限:a9 1, a8 1; 對于第一象限，存儲器中已存儲了相位碼對應(yīng)的幅度碼的低8位，只要使b8 1再令ROM的8位輸出等于b7.0即可。 對于第二象限，b8 1，但b7.0要對二/2求補(bǔ)，即b7.0 11111111 減a7.0對應(yīng)的幅度碼， 對于第三象限的編碼，問題那么要復(fù)雜一些。觀察P點(diǎn)和Q點(diǎn)，P點(diǎn)的幅度碼在數(shù)字上應(yīng)為111111111減去Q點(diǎn)的幅度碼，而P點(diǎn)與Q點(diǎn)的相位碼相差兀 即0111111111 ，因此在取P點(diǎn)的幅度碼時，應(yīng)首

38、先用P點(diǎn)的相位碼減去0川川川，再用所得的值的低8位 即Q點(diǎn)的相位碼的低8位 對ROM尋址，用11111111減去尋址所得的幅度碼就是P點(diǎn)的幅度碼的b7.0，當(dāng)然P點(diǎn)幅度碼的b8 0a而對于第四象限的編碼，如R點(diǎn)，其幅值應(yīng)為“111111111減去S點(diǎn)的幅度碼，R點(diǎn)與S點(diǎn)的相位碼也相差0111111111，和前述一樣可以由S點(diǎn)的值得出R點(diǎn)的幅度碼。上述第三象限和第四象限的編碼，就是框圖中幅度求補(bǔ)的過程。 ROM模塊sinromROM模塊中存儲了pi/2的幅度碼，ROM的地址位來自相位碼處理電路。端口說明:address: ROM的地址位。q: ROM的數(shù)據(jù)輸出端。程序:LIBRARY ieee;

39、USE ieee.std_ logic_1164.a11;ENTITY sinrom ISPORT address :IN STD_LOGIC_ VECTOR 7 DOWNTO 0 ;inclock: IN STD LOGIC:q:OUT STD LOGIC VECTOR 7 DOWNTO 0 ;END sinromARCHITECTURE SYN OF sinrom ISSIGNAL sub_ wire0:STD_ LOGIC_ECTOR 7 DOWNTO 0 COMPONENT lpm_ romGENERIC lpm_ width:NATURAL; lpm_ widthad:NATURAL

40、; lpm_ address_ control:STRING;Ipm_ outdata:STRING;Lpm_ f i1e:STRING ;PORTaddress:1N STD_ LOGIC_ VECTOR 7 DOWNTO 0 inclock:STD_ LOGIC;9:OUT STD_ LOGIC_ VECTOR 7 DOWNTO 0 ;END COMPONENT;BEGINq sub_ wire0 7 DOWNTO 0 ;lpm_rom_ component:lpm_ romGENERIC MAP LPM WIDTH 8. LPM WIDTHAD 8, LPM ADDRESS CONTRO

41、L REGISTERED LPM OUTDATA UNREGISTERED. LPM FILE e:/2work/sinrom2.mif PORT MAP address addressinclock inclockq sub_ wire0 ; END SYN; 程序說明: 本程序使用了LPM-ROM的文本方式調(diào)用，故在使用前應(yīng)首先生成LPM-ROM的VHDL文件。ROM的初始文件為e:2worksinrom2.mif。下面介紹ROM的初始化mif文件的生成MATLAB程序clear all;close all;clc;index linspace 0,2*pi,28+1 ;sin_val f

42、ix 28-1 *sin index +0.5 ;fid fopen E:cosine.mif,w ;fprintf fid,WIDTH 8;n ;fprintf fid,DEPTH 256;n ;fprintf fid,ADDRESS_RADIX UNS;n ;fprintf fid,DATA_RADIX DEC;n ;fprintf fid,CONTENT BEGINn ;for j 1:256 i j-1; fprintf fid,%3d,i ; fprintf fid, : ; fprintf fid,%3d,sin_val j ; fprintf fid,;n ;endfprintf

43、 fid,END;n ;fclose fid ;運(yùn)行后生成的ROM的初始化mif文件如下WIDTH 8;DEPTH 256;ADDRESS_RADIX UNS;DATA_RADIX DEC;CONTENT BEGIN 0 : 0; 1 : 2; 2 : 3; 3 : 5; 4 : 6; 5 : 8; 6 : 9; 7 : 11; 8 : 13; 9 : 14; 10 : 16; 11 : 17; 12 : 19; 13 : 20; 14 : 22; 15 : 23; 16 : 25; 17 : 27; 18 : 28; 19 : 30; 20 : 31; 21 : 33; 22 : 34; 2

44、3 : 36; 24 : 37; 25 : 39; 26 : 41; 27 : 42; 28 : 44; 29 : 45; 30 : 47; 31 : 48; 32 : 50; 33 : 51; 34 : 53; 35 : 54; 36 : 56; 37 : 57; 38 : 59; 39 : 60; 40 : 62; 41 : 63; 42 : 65; 43 : 67; 44 : 68; 45 : 70; 46 : 71; 47 : 73; 48 : 74; 49 : 76; 50 : 77; 51 : 79; 52 : 80; 53 : 81; 54 : 83; 55 : 84; 56 :

45、 86; 57 : 87; 58 : 89; 59 : 90; 60 : 92; 61 : 93; 62 : 95; 63 : 96; 64 : 98; 65 : 99; 66 : 100; 67 : 102; 68 : 103; 69 : 105; 70 : 106; 71 : 108; 72 : 109; 73 : 110; 74 : 112; 75 : 113; 76 : 115; 77 : 116; 78 : 117; 79 : 119; 80 : 120; 81 : 122; 82 : 123; 83 : 124; 84 : 126; 85 : 127; 86 : 128; 87 :

46、 130; 88 : 131; 89 : 132; 90 : 134; 91 : 135; 92 : 136; 93 : 138; 94 : 139; 95 : 140; 96 : 142; 97 : 143; 98 : 144; 99 : 146;100 : 147;101 : 148;102 : 149;103 : 151;104 : 152;105 : 153;106 : 154;107 : 156;108 : 157;109 : 158;110 : 159;111 : 161;112 : 162;113 : 163;114 : 164;115 : 165;116 : 167;117 :

47、 168;118 : 169;119 : 170;120 : 171;121 : 172;122 : 174;123 : 175;124 : 176;125 : 177;126 : 178;127 : 179;128 : 180;129 : 181;130 : 183;131 : 184;132 : 185;133 : 186;134 : 187;135 : 188;136 : 189;137 : 190;138 : 191;139 : 192;140 : 193;141 : 194;142 : 195;143 : 196;144 : 197;145 : 198;146 : 199;147 :

48、 200;148 : 201;149 : 202;150 : 203;151 : 204;152 : 205;153 : 206;154 : 207;155 : 208;156 : 208;157 : 209;158 : 210;159 : 211;160 : 212;161 : 213;162 : 214;163 : 215;164 : 215;165 : 216;166 : 217;167 : 218;168 : 219;169 : 220;170 : 220;171 : 221;172 : 222;173 : 223;174 : 223;175 : 224;176 : 225;177 :

49、 226;178 : 226;179 : 227;180 : 228;181 : 228;182 : 229;183 : 230;184 : 231;185 : 231;186 : 232;187 : 232;188 : 233;189 : 234;190 : 234;191 : 235;192 : 236;193 : 236;194 : 237;195 : 237;196 : 238;197 : 238;198 : 239;199 : 240;200 : 240;201 : 241;202 : 241;203 : 242;204 : 242;205 : 243;206 : 243;207 : 244;208 : 244;209 : 244;210 : 245;211 : 245;212 : 246;213 : 246;214 : 247;215 : 247;216 : 247;217 : 248;218 : 248;219 : 248;220 : 249;221 : 249;222 : 249;223 : 250;224