復(fù)旦大學(xué) 微電子學(xué)與固體電子學(xué)專業(yè)考研設(shè)計(jì)真題(08、09)

1、復(fù)旦大學(xué)2008年電子線路與集成電路設(shè)計(jì)電子線路與集成電路設(shè)計(jì)試題一、模擬電路部分1、判斷下列放大電路能否正常放大交流信號。如果不能，請說明理由。-5Vb)圖1c)d)2、線性電路計(jì)算題，如右圖2：1）R2=6時，求流過R2的電流。2）求以R2為負(fù)載時的戴文寧等效電路。3）若R2的電流是R2，求此時R2的阻值。4VS12VR10R2圖2VCC(+9V)+3、如圖3，差分集成電路分析計(jì)算題：1）說明電路工作原理及各晶體管的作用；2）計(jì)算R1和R3的大小；3）計(jì)算電壓增益Av。VEE(9V)-圖34、如右圖4，為一電容倍增電路。從輸入端看進(jìn)去的電容為Ci。v(s)1i=ii(s)sCi1Rs2CR

2、1vi二、數(shù)字電路部分5、設(shè)對于邏輯變量A、B、C、D有邏輯函數(shù)f：f(A,B,C,D)=m(1,3,4,7,11)+d(5,12,13,14,15)。1）求函數(shù)的最簡與或表達(dá)式；2）求函數(shù)的最簡或與表達(dá)式3）用一片81數(shù)據(jù)選擇器實(shí)現(xiàn)上述函數(shù)。要求輸入端不允許接入反相信號。81數(shù)據(jù)選擇器如圖5所示。要求：有解題步驟；畫出邏輯電路圖。En圖56、圖6為一全加器模塊圖。請用該全加器實(shí)現(xiàn)如下電路：1）4位二進(jìn)制碼轉(zhuǎn)換為格雷碼；2）2位8421BCD碼轉(zhuǎn)換為二進(jìn)制碼。要求：有解題步驟；畫出邏輯電路圖。cixysci+1圖67、圖7為由JK1）請問這是什么模型的時序電路？X2）畫出該時序電路狀態(tài)轉(zhuǎn)換圖及

3、狀態(tài)轉(zhuǎn)換表，并進(jìn)一步說明其電路功能。3）將上面得到的狀態(tài)轉(zhuǎn)換圖及狀態(tài)轉(zhuǎn)換表轉(zhuǎn)化為另一模型的狀態(tài)轉(zhuǎn)換圖及狀態(tài)轉(zhuǎn)換表。Z圖78、用D觸發(fā)器設(shè)計(jì)一個“00011101”序列的信號發(fā)生器。觸發(fā)器初態(tài)全部為0。請用兩種方法設(shè)計(jì)。三、集成電路部分9、簡答題：1）簡述EDA設(shè)計(jì)流程。2）簡述模擬集成電路的魯棒性（Robust）設(shè)計(jì)方法。10、求反相器鏈的延遲時間。如圖8所示，假定反相器的輸入電容和尺寸成正比。1）設(shè)A為最小尺寸的反相器。求由B和C組成的緩沖反相器鏈的尺寸（輸入電容）；2）假定一個最小尺寸反相器的延遲時間為80ps，Cg1求該鏈的延遲時間；3）若該反相器鏈工作在100MHz、活動因子為1圖8的

4、輸入信號下，求鏈的動態(tài)功耗。11IS=0.8mA，ID1=1mA，M3、M4工作在飽和區(qū)，、圖9為共源放大器。其中，10W Wµm。Rs為輸入電阻，M1為NMOS，M2、M3、M4均為 = =LL0.5 3 410 W 1）假定=µm，確定M2的寬長比，使得M1工作在線性區(qū)邊緣。L 10.52）計(jì)算此時的小信號增益。 W 3）說明小信號增益和輸出擺幅隨 的增加而發(fā)生怎樣的變化。L 24）若只考慮M1的寄生電容CGS、CDS和CGD，試確定輸入到輸出通路中的極點(diǎn)和零點(diǎn)表達(dá)式。要求畫出小信號電路，推導(dǎo)傳遞函數(shù)，可假設(shè)兩個極點(diǎn)分開的足夠遠(yuǎn)。L=20 pFvi圖92009年復(fù)旦大學(xué)

5、電子線路與集成電路設(shè)計(jì)電子線路與集成電路設(shè)計(jì)試題2009年復(fù)旦大學(xué) 電子線路與集成電路設(shè)計(jì)電子線路與集成電路設(shè)計(jì)試題 試題一、模擬電路部分（50）1、（10）判斷下述電路能否正常放大交流信號。（略）2、（10）下圖1為一階高通濾波電路，其幅頻特性如圖所示，已知C=0.05µF，求R1、Rf的值，并畫出相頻曲線。圖1VCC=12V3、（20）在右圖2所示電路中，已知T1的參數(shù)為：1WµnCox=0.5mA/V2，VGS(th)=3V；T2、T3的參數(shù)為： 2L200，VBE(on)=0.7V，其余可忽略。其它參數(shù)都已標(biāo)在電路中。求：1）輸入電阻ri、輸出電阻rO，中頻電壓增益

6、Av；2）電路下截止頻率fl。4、（10）如右圖3所示，設(shè)運(yùn)放為理想運(yùn)放，試說明電路的功能；若電路滿足條件Rf/R1=R2/R3，證明：i1=1Vs R3圖2圖31 / 3 ©2009Initiated:Jan 12, 2009Update: Feb 3, 20092009年復(fù)旦大學(xué)電子線路與集成電路設(shè)計(jì)電子線路與集成電路設(shè)計(jì)試題二、數(shù)字電路部分（50）1、（6）如右圖4所示的邏輯電路，寫出Y的最簡與或式，最簡或與式，最簡與非與非式，最簡或非或非式，最簡與或非式。圖2、（18）請?jiān)O(shè)計(jì)一個一位二進(jìn)制全加器，分別滿足以下要求：1）用與非門NAND實(shí)現(xiàn)，要求不能有反變量輸入；2）要求設(shè)計(jì)的

7、全加器具有最小延時；3）要求設(shè)計(jì)的全加器具有最少的門電路。3、（16）用一個1位二進(jìn)制全加器、若干D觸發(fā)器以及其它門電路設(shè)計(jì)以下電路：1）設(shè)計(jì)一個串行4位二進(jìn)制加法器，它有3個輸入端：X1、X2和X3，其中X1，X2為加數(shù)和被加數(shù)，數(shù)據(jù)從低位開始輸入。X3為字同步信號，當(dāng)輸入到第4個數(shù)碼時，字同步信號X3=1，表示一個字（4位）相加結(jié)束，電路回到初始狀態(tài)，2）若存在并行輸入的4位數(shù)A3A2A1A0（A3為高位），請將它們轉(zhuǎn)為上述串行加法器的輸入數(shù)據(jù)X1，同時產(chǎn)生字同步信號X3；3）上述串行加法器的和輸出為串行輸出，請將它轉(zhuǎn)化為并行輸出S3S2S1S0（其中S3為高位）。 要求有解題步驟，畫出電

8、路圖。4、（10）1）將T觸發(fā)器轉(zhuǎn)換為JK觸發(fā)器；2）用下圖5所示的D觸發(fā)器、JK觸發(fā)器、RS觸發(fā)器和T觸發(fā)器設(shè)計(jì)一個4位異步加法計(jì)數(shù)器，其中D觸發(fā)器的輸出為最低位，T觸發(fā)器的輸出為最高位。圖52 / 3 ©2009Initiated:Jan 12, 2009Update: Feb 3, 20092009年復(fù)旦大學(xué)電子線路與集成電路設(shè)計(jì)電子線路與集成電路設(shè)計(jì)試題三、集成電路部分（50）1、（16）簡述題：1）什么是ASIC？ASIC常見的類型有哪些？2）什么是組合邏輯電路和時序邏輯電路？二者有何區(qū)別？3）什么是版圖設(shè)計(jì)檢查？4）什么是可測試性設(shè)計(jì)？2、（18）1）如右圖6所示，Vin

9、從0V變化到VDD，畫出Vout隨Vin變化的曲線草圖，并標(biāo)出曲線中重要轉(zhuǎn)折點(diǎn)的Vin和Vout值；2）計(jì)算電路從Vin到Vout的低頻增益；3）若只考慮MOS的寄生電容，寫出電路中各節(jié)點(diǎn)的對地寄生電容；4）推導(dǎo)Vin到Vout的傳遞函數(shù)（只考慮寄生電容），并分析電路的零極點(diǎn)。圖63、（16）設(shè)計(jì)電路實(shí)現(xiàn)布爾函數(shù)sum=abc，輸入可為a,a,b,b,c,c；1）用CMOS邏輯門實(shí)現(xiàn)上述功能；2）如右圖7所示，CMOS反相器中PMOS和NMOS的寬長比之比為2：1時，CMOS反相器獲得近似相等的上升和下降延時。確定1）中設(shè)計(jì)的CMOS邏輯門中MOS管尺寸，使每級CMOS邏輯門延時和CMOS反相器相等；3）如何設(shè)計(jì)使輸入信號c到達(dá)輸出端的延時最短；4）