計(jì)算機(jī)組成原理練習(xí)題答案

1、一、填空題1對存儲器的要求是 速度快 ，_容量大_，_價(jià)位低_。為了解決這方面的矛盾，計(jì)算機(jī)采用多級存儲體系結(jié)構(gòu)。2指令系統(tǒng)是表征一臺計(jì)算機(jī)_性能_的重要因素，它的_格式_和_功能_不僅直接影響到機(jī)器的硬件結(jié)構(gòu)而且也影響到系統(tǒng)軟件。3CPU中至少有如下六類寄存器_指令_寄存器，_程序_計(jì)數(shù)器，_地址_寄存器，通用寄存器，狀態(tài)條件寄存器，緩沖寄存器。4完成一條指令一般分為 取指 周期和 執(zhí)行 周期，前者完成 取指令和分析指令 操作，后者完成 執(zhí)行指令 操作。 5常見的數(shù)據(jù)傳送類指令的功能可實(shí)現(xiàn) 寄存器 和 寄存器 之間，或 寄存器 和 存儲器 之間的數(shù)據(jù)傳送。 6微指令格式可分為 垂直 型和 水

2、平 型兩類，其中 垂直 型微指令用較長的微程序結(jié)構(gòu)換取較短的微指令結(jié)構(gòu)。 7對于一條隱含尋址的算術(shù)運(yùn)算指令，其指令字中不明確給出 操作數(shù)的地址 ，其中一個操作數(shù)通常隱含在 累加器 中 8設(shè)浮點(diǎn)數(shù)階碼為8位（含1位階符），尾數(shù)為24位（含1位數(shù)符），則32位二進(jìn)制補(bǔ)碼浮點(diǎn)規(guī)格化數(shù)對應(yīng)的十進(jìn)制真值范圍是：最大正數(shù)為 2127(1-223) ，最小正數(shù)為 2129 ，最大負(fù)數(shù)為 2128(-21-223) ，最小負(fù)數(shù)為 -2127 。 9某小數(shù)定點(diǎn)機(jī)，字長8位（含1位符號位），當(dāng)機(jī)器數(shù)分別采用原碼、補(bǔ)碼和反碼時，其對應(yīng)的真值范圍分別是 -127/128 +127/128 -1 +127/128 -1

3、27/128 +127/128 （均用十進(jìn)制表示）。10在DMA方式中，CPU和DMA控制器通常采用三種方法來分時使用主存，它們是 停止CPU訪問主存 、 周期挪用 和 DMA和CPU交替訪問主存 。 11設(shè) n = 8 （不包括符號位），則原碼一位乘需做 8 次移位和最多 8 次加法，補(bǔ)碼Booth算法需做 8 次移位和最多 9 次加法。 12設(shè)浮點(diǎn)數(shù)階碼為8位（含1位階符），尾數(shù)為24位（含1位數(shù)符），則32位二進(jìn)制補(bǔ)碼浮點(diǎn)規(guī)格化數(shù)對應(yīng)的十進(jìn)制真值范圍是：最大正數(shù)為 ，最小正數(shù)為 ，最大負(fù)數(shù)為 ，最小負(fù)數(shù)為 。 13一個總線傳輸周期包括 申請分配階段 、 尋址階段 、 傳輸階段 和 結(jié)束階

4、段 四個階段。 14CPU采用同步控制方式時，控制器使用 機(jī)器周期 和 節(jié)拍 組成的多極時序系統(tǒng)。 15在組合邏輯控制器中，微操作控制信號由 指令操作碼 、 時序 和 狀態(tài)條件 決定。15.32位字長的浮點(diǎn)數(shù)，其中階碼8位（含1位階符），基值為2，尾數(shù)24位（含1位數(shù)符），則其對應(yīng)的最大正數(shù)是 ，最小的絕對值是 ；若機(jī)器數(shù)采用補(bǔ)碼表示，且尾數(shù)為規(guī)格化形式，則對應(yīng)的最小正數(shù)是 ，最小負(fù)數(shù)是 。（均用十進(jìn)制表示） 16CPU從主存取出一條指令并執(zhí)行該指令的時間叫 指令周期 ，它通常包含若干個 機(jī)器周期 ，而后者又包含若干個 節(jié)拍 。 機(jī)器周期 和 節(jié)拍 組成多級時序系統(tǒng)。 17假設(shè)微指令的操作控制

5、字段共 18 位，若采用直接控制，則一條微指令最多可同時啟動 18 個微操作命令。若采用字段直接編碼控制，并要求一條微指令能同時啟動3個微操作，則微指令的操作控制字段應(yīng)分 3 段，若每個字段的微操作數(shù)相同，這樣的微指令格式最多可包含 192 個微操作命令。 18在組合邏輯控制器中，微操作控制信號由指令操作碼、 時序 和 狀態(tài)條件 決定。 19I/O與主機(jī)交換信息的控制方式中， 程序查詢 方式CPU和設(shè)備是串行工作的。 程序中斷 和DMA方式CPU和設(shè)備是并行工作的，前者傳送與主程序是并行的，后者傳送和主機(jī)是串行的。 20設(shè)n =16位（不包括符號位在內(nèi)），原碼兩位乘需做 8 次移位，最多做 9

6、 次加法；補(bǔ)碼Booth算法需做 16 次移位，最多做 17 次加法。一、簡答題：1.主存儲器的性能指標(biāo)有哪些？含義是什么？存儲器的性能指標(biāo)主要是存儲容量、存儲速度和存儲器帶寬。存儲容量是指在主存能存放二進(jìn)制代碼的總位數(shù)。存儲速度是由存取時間和存取周期來表示的。存取時間又稱存儲訪問時間，是指從啟動一次存儲器操作到完成該操作所需的全部時間。存儲周期是指存儲器進(jìn)行連續(xù)兩次獨(dú)立的存儲器操作（如連續(xù)兩次讀操作）所需的最小間隔時間。存儲器帶寬是指單位時間內(nèi)存儲器存取的信息量。 2. 請說明指令周期、機(jī)器周期、時鐘周期之間的關(guān)系。指令周期是完成一條指令所需的時間。包括取指令、分析指令和執(zhí)行指令所需的全部時

7、間。機(jī)器周期也稱為CPU周期，是指被確定為指令執(zhí)行過程中的歸一化基準(zhǔn)時間，通常等于取指時間（或訪存時間）。時鐘周期是時鐘頻率的倒數(shù)，也可稱為節(jié)拍脈沖或T周期，是處理操作的最基本單位。一個指令周期由若干個機(jī)器周期組成，每個機(jī)器周期又由若干個時鐘周期組成。3. CPU響應(yīng)中斷應(yīng)具備哪些條件？(1)在CPU內(nèi)部設(shè)置的中斷允許觸發(fā)器必須是開放的。(2)外設(shè)有中斷請求時，中斷請求觸發(fā)器必須處于“1”狀態(tài)，保持中斷請求信號。(3)外設(shè)（接口）中斷允許觸發(fā)器必須為“1”，這樣才能把外設(shè)中斷請求送至CPU。(4)當(dāng)上述三個條件具備時，CPU在現(xiàn)行指令結(jié)束的最后一個狀態(tài)周期響應(yīng)中斷。 4.從計(jì)算機(jī)的各個子系統(tǒng)的

8、角度分析，指出提高整機(jī)速度的措施。針對存儲器，可以采用Cache-主存層次的設(shè)計(jì)和管理提高整機(jī)的速度；針對存儲器，可以采用主存-輔存層次的設(shè)計(jì)和管理提高整機(jī)的速度；針對控制器，可以通過指令流水或超標(biāo)量設(shè)計(jì)技術(shù)提高整機(jī)的速度；針對控制器，可以通過超標(biāo)量設(shè)計(jì)技術(shù)提高整機(jī)的速度；針對運(yùn)算器，可以對運(yùn)算方法加以改進(jìn)，如進(jìn)位鏈、兩位乘除法；針對I/O系統(tǒng)，可以運(yùn)用DMA技術(shù)來減少CPU對外設(shè)訪問的干預(yù)。5. 控制器中常采用哪些控制方式，各有何特點(diǎn)？答：控制器常采用同步控制、異步控制和聯(lián)合控制。同步控制即微操作序列由基準(zhǔn)時標(biāo)系統(tǒng)控制，每一個操作出現(xiàn)的時間與基準(zhǔn)時標(biāo)保持一致。異步控制不存在基準(zhǔn)時標(biāo)信號，微操

9、作的時序是由專用的應(yīng)答線路控制的，即控制器發(fā)出某一個微操作控制信號后，等待執(zhí)行部件完成該操作時所發(fā)回的“回答”或“終了”信號，再開始下一個微操作。聯(lián)合控制是同步控制和異步控制相結(jié)合的方式，即大多數(shù)微操作在同步時序信號控制下進(jìn)行，而對那些時間難以確定的微操作，如涉及到I/O操作，則采用異步控制。6. 指令和數(shù)據(jù)都以二進(jìn)制代碼存放在內(nèi)存中，CPU如何區(qū)分它們是指令還是數(shù)據(jù)？指令和數(shù)據(jù)的區(qū)分：（1）從主存中取出的機(jī)器周期不同，取指周期取的是指令，分析取數(shù)或執(zhí)行周期取的是數(shù)據(jù)。（2）取指令和取數(shù)據(jù)時地址的來源不同，指令地址來自程序計(jì)數(shù)器PC，數(shù)據(jù)地址來自地址形成部件7. 請說明SRAM的組成結(jié)構(gòu)，與S

10、RAM相比DRAM在電路組成上有什么不同之處？SRAM存儲器由存儲體、讀寫電路、地址譯碼電路、控制電路組成，DRAM還需要有動態(tài)刷新電路。8 說明微程序控制器中微指令的地址有幾種形成方式。（1）直接由微指令的下地址字段指出。（2）根據(jù)機(jī)器指令的操作碼形成。（3）增量計(jì)數(shù)器法。（4）根據(jù)各種標(biāo)志決定微指令分支轉(zhuǎn)移的地址。（5）通過測試網(wǎng)絡(luò)形成。（6）由硬件產(chǎn)生微程序入口地址。9 外圍設(shè)備要通過接口與CPU相連，接口有哪些功能？外圍設(shè)備要通過接口與CPU相連的原因主要有：（1）一臺機(jī)器通常配有多臺外設(shè)，它們各自有其設(shè)備號（地址），通過接口可實(shí)現(xiàn)對設(shè)備的選擇。（2）I/O設(shè)備種類繁多，速度不一，與C

11、PU速度相差可能很大，通過接口可實(shí)現(xiàn)數(shù)據(jù)緩沖，達(dá)到速度匹配。（3）I/O設(shè)備可能串行傳送數(shù)據(jù)，而CPU一般并行傳送，通過接口可實(shí)現(xiàn)數(shù)據(jù)串并格式轉(zhuǎn)換。（4）I/O設(shè)備的入/出電平可能與CPU的入/出電平不同，通過接口可實(shí)現(xiàn)電平轉(zhuǎn)換。（5）CPU啟動I/O設(shè)備工作，要向外設(shè)發(fā)各種控制信號，通過接口可傳送控制命令。 （6）I/O設(shè)備需將其工作狀況（“忙”、“就緒”、“錯誤”、“中斷請求”等）及時報(bào)告CPU，通過接口可監(jiān)視設(shè)備的工作狀態(tài)，并保存狀態(tài)信息，供CPU查詢?？梢姎w納起來，接口應(yīng)具有選址的功能、傳送命令的功能、反映設(shè)備狀態(tài)的功能以及傳送數(shù)據(jù)的功能（包括緩沖、數(shù)據(jù)格式及電平的轉(zhuǎn)換）。10 以I/

12、O設(shè)備的中斷處理過程為例，說明一次程序中斷的全過程。一次程序中斷大致可分為五個階段。中斷請求，中斷判優(yōu)，中斷響應(yīng)，中斷服務(wù)，中斷返回 11、 基址尋址方式和變址尋址方式的應(yīng)用場合有什么不同？（1）基址尋址方式面向系統(tǒng)，主要用于邏輯地址到物理地址的交換，解決程序在存儲器中的定位，擴(kuò)大尋址空間等問題。（2）變址寄存器方式面向用戶，主要用于解決程序循環(huán)控制問題，用于訪問成批數(shù)據(jù)，支持向量線性表操作等。 12、一個典型CPU應(yīng)由哪幾部分組成？一個典型的CPU組成應(yīng)該包括：(1)六個主要寄存器，保存CPU運(yùn)行時所需的各類數(shù)據(jù)信息或運(yùn)行狀態(tài)信息。(2)算術(shù)邏輯電路(ALU)，對寄存器中的數(shù)據(jù)進(jìn)行加工處理。

13、(3)操作控制器和指令譯碼器，產(chǎn)生各種操作控制信號，以便在各寄存器之間建立數(shù)據(jù)通路。(4)時序產(chǎn)生器，用來對各種操作控制信號進(jìn)行定時，以便進(jìn)行時間上的約束。二、設(shè)計(jì)題：1設(shè)CPU共有16根地址線，8根數(shù)據(jù)線，并用MREQ作訪存控制信號（低電平有效），用WR作讀寫控制信號（高電平為讀，低電平為寫）。現(xiàn)有下列芯片及各種門電路（門電路自定），如圖所示。其中有2K×8位、8K×8位、32K×8位的ROM芯片；1K×4位、2K×8位、8K×8位、16K×1位、4K×4位的RAM芯片，畫出CPU與存儲器的連接圖，要求：（1）存

14、儲芯片地址空間分配為：08191為系統(tǒng)程序區(qū)；819232767為用戶程序區(qū)。（2）指出選用的存儲芯片類型及數(shù)量；（3）詳細(xì)畫出片選邏輯。 (1)二進(jìn)制地址碼(2)08191 為系統(tǒng)程序區(qū)，選用1 片8K×8 位ROM 芯片819232767 為用戶程序區(qū)，選用3 片8K ×8 位RAM 芯片。(3)存儲器片選邏輯圖2、1.設(shè)CPU共有16根地址線，8根數(shù)據(jù)線，并用MREQ作訪存控制信號（低電平有效），用WR作讀寫控制信號（高電平為讀，低電平為寫）。現(xiàn)有下列芯片及各種門電路（門電路自定），如下圖所示。其中有2K×8位、4K×8位、8K×8位、3

15、2K×8位的ROM芯片；1K×4位、2K×8位、8K×8位、16K×1位、4K×4位的RAM芯片，畫出CPU與存儲器的連接圖，要求：（1） 存儲芯片地址空間分配為：最小4K地址空間為系統(tǒng)程序區(qū)，相鄰的4K地址空間為系統(tǒng)程序工作區(qū)，與系統(tǒng)程序工作區(qū)相鄰的是24K用戶程序區(qū)；（2）指出選用的存儲芯片類型及數(shù)量；（3）詳細(xì)畫出片選邏輯。(2)選出所用芯片類型及數(shù)量最小4K 地址空間為系統(tǒng)程序區(qū)，選用1 片4K ×8 位ROM 芯片;相鄰的4K 地址空間為系統(tǒng)程序工作區(qū)，選用2 片4K ×4 位RAM 芯片與系統(tǒng)程序工作區(qū)

16、相鄰的24K 為用戶程序區(qū)，選用3 片8K×8 位RAM 芯片。(3)CPU 與存儲芯片的連接圖如圖所示3、某機(jī)器中，已知配有一個地址空間為0000H-3FFFH的ROM區(qū)域?，F(xiàn)在再用一個RAM芯片(8K×8)形成40K×16位的RAM區(qū)域，起始地址為6000H,假定RAM芯片有和信號控制端。CPU的地址總線為A15-A0，數(shù)據(jù)總線為D15-D0，控制信號為R/(讀/寫)， (訪存)，要求：（1） 畫出地址譯碼方案。（2） 將ROM與RAM同CPU連接。4、設(shè)某計(jì)算機(jī)主存容量為64K×32位。要求完成以下設(shè)計(jì)內(nèi)容： （1）畫出主機(jī)框圖（要求畫到寄存器級）

17、并指出圖中各寄存器的位數(shù)；（2）寫出組合邏輯控制器完成STA X（X為主存地址）指令發(fā)出的全部微操作命令及節(jié)拍安排。（3）若采用微程序控制，還需要哪些微操作？5、已知待返回指令的含義如下圖所示。寫出機(jī)器在完成待反轉(zhuǎn)指令時，取指階段和執(zhí)行階段所需的全部微操作命令及節(jié)拍安排，如果采用微程序控制需增加哪些微操作命令？6、假設(shè)CPU在中斷周期用堆棧保存程序斷點(diǎn)，而且進(jìn)棧時指針減1，出棧時指針加1，分別寫出組合邏輯控制和微程序控制在完成中斷返回指令時，取指階段和執(zhí)行階段所需的全部微操作命令及節(jié)拍安排。三、應(yīng)用題1、設(shè)機(jī)器A的主頻為8MHz，機(jī)器周期含4個時鐘周期，且該機(jī)的平均指令執(zhí)行速度是0.4MIPS

18、，試求該機(jī)的平均指令周期和機(jī)器周期。每個指令周期包含幾個機(jī)器周期？如果機(jī)器B的主頻為12MHz，且機(jī)器周期也含4個時鐘周期，試問B機(jī)的平均指令執(zhí)行速度為多少M(fèi)IPS？2、設(shè)某機(jī)有四個中斷源A、B、C、D，其硬件排隊(duì)器的優(yōu)先次序?yàn)锳BCD,現(xiàn)要求將中斷處理次序改為DACB. 按下圖的時間軸給出的四個中斷源請求時刻.（1）寫出每個中斷源對應(yīng)的屏蔽字。（2）畫出CPU執(zhí)行程序的軌跡。設(shè)每個中斷源的中斷服務(wù)程序的執(zhí)行時間是20us3、某機(jī)主存容量為4M×16位，且存儲字長等于指令字長，若該機(jī)的指令系統(tǒng)具備97種操作。操作碼位數(shù)固定且具有直接、間接、立即、相對、基址五種尋址方式。（本小題6分）（1）畫出一地址指令格式并指出各字段的作用； （2）該指令直接尋址的最大范圍（十進(jìn)制表示）； （3）一次間址的尋址范圍（十進(jìn)制表示）； （4）相對尋址的位移量（十進(jìn)制表示）。4、 某計(jì)算機(jī)字長32位，有16個通用寄存器，主存容量為1M字，采用單字長二地址指令，共有64條指令，試采用四種尋址方式（寄存器、直接、變址、相對）設(shè)計(jì)指令格式。5、有一個K×16位的存儲器，由1K×4位的DRAM芯片構(gòu)成（芯片是64×64結(jié)構(gòu)）。問：(1)共需要多少RAM芯片？(2)存儲體的