張子蓬組成原理試卷A答案

1、姓 名一、密封線內(nèi)不準(zhǔn)答題。二、姓名、準(zhǔn)考證號(hào)不許涂改，否則試卷無(wú)效。三、考生在答題前應(yīng)先將姓名、學(xué)號(hào)、年級(jí)和班級(jí)填寫(xiě)在指定的方框內(nèi)。四、試卷印刷不清楚。可舉手向監(jiān)考教師詢問(wèn)。學(xué) 號(hào)所在年級(jí)、班級(jí)密封注意 意：卷號(hào)：A總分核分人二OO九二O一O學(xué)年第一學(xué)期期末考試計(jì)算機(jī)組成原理 試題（07 計(jì)算機(jī) 專(zhuān)業(yè)用）題號(hào)一二三四五六七八九十題分2016101011111111得分 注意：學(xué)號(hào)、姓名和所在年級(jí)班級(jí)不寫(xiě)、不寫(xiě)全或?qū)懺诿芊饩€外者，試卷作廢。一 選擇題 (每小題2分，共20分)1 計(jì)算機(jī)系統(tǒng)中的存貯器系統(tǒng)是指_ D _。A RAM存貯器B ROM存貯器C 主存貯器D 主存貯器和外存貯器2 某機(jī)字

2、長(zhǎng)32位，其中1位符號(hào)位，31位表示尾數(shù)。若用定點(diǎn)小數(shù)表示，則最大正小數(shù)為_(kāi) B _。A +（1 2-32） B +（1 2-31） C 2-32 D 2-313 CPU主要包括_ B _。A.控制器 B.控制器、運(yùn)算器、cache C.運(yùn)算器和主存 D.控制器、ALU和主存4 存儲(chǔ)單元是指_ B _。A 存放一個(gè)二進(jìn)制信息位的存貯元B 存放一個(gè)機(jī)器字的所有存貯元集合C 存放一個(gè)字節(jié)的所有存貯元集合D 存放兩個(gè)字節(jié)的所有存貯元集合；5 相聯(lián)存貯器是按_ C _進(jìn)行尋址的存貯器。A 地址方式 B 堆棧方式 C 內(nèi)容指定方式 D 地址方式與堆棧方式6 變址尋址方式中，操作數(shù)的有效地址等于_ C _

3、。A 基值寄存器內(nèi)容加上形式地址（位移量）B 堆棧指示器內(nèi)容加上形式地址（位移量）C 變址寄存器內(nèi)容加上形式地址（位移量）D 程序記數(shù)器內(nèi)容加上形式地址（位移量）7 以下敘述中正確描述的句子是：_ A _ D _。A 同一個(gè)CPU周期中，可以并行執(zhí)行的微操作叫相容性微操作。B 同一個(gè)CPU周期中，不可以并行執(zhí)行的微操作叫相容性微操作。C 同一個(gè)CPU周期中，可以并行執(zhí)行的微操作叫相斥性微操作。D 同一個(gè)CPU周期中，不可以并行執(zhí)行的微操作叫相斥性微操作。8交叉存貯器實(shí)質(zhì)上是一種_存貯器，它能_執(zhí)行_獨(dú)立的讀寫(xiě)操作。AA 模塊式，并行，多個(gè) B 模塊式，串行，多個(gè)C 整體式，并行，一個(gè) D 整體

4、式，串行，多個(gè)9 帶有處理器的設(shè)備一般稱為_(kāi) A _設(shè)備。A 智能化 B 交互式 C 遠(yuǎn)程通信 D 過(guò)程控制10 某計(jì)算機(jī)字長(zhǎng)32位，其存儲(chǔ)容量為4MB，若按字編址，它的尋址范圍是_ A _。A.0-1M B.0-4MB C.0-4M D.0-1MB二 填空題（每小題2分，共16分）1存儲(chǔ)A._程序_并按B._地址_順序執(zhí)行，這是C._馮.諾以曼_型計(jì)算機(jī)的工作原理。2 Cache是一種A_高速_存儲(chǔ)器，是為了解決CPU和B_主存_之間C_速度_上不匹配而采用的一項(xiàng)重要硬件技術(shù)。3. 正數(shù)補(bǔ)碼算術(shù)左移位時(shí)，符號(hào)位不變，空位補(bǔ)A_0_。負(fù)數(shù)補(bǔ)碼算術(shù)左移時(shí)，符號(hào)位不變，低位補(bǔ)B_0_。負(fù)數(shù)補(bǔ)碼算術(shù)

5、右移時(shí)，符號(hào)位不變，高位補(bǔ)C_1_，低位舍去。4尋址方式按操作數(shù)的A._存儲(chǔ)_位置不同，多使用B._R-R_和C._R-S_型,前者比后者執(zhí)行速度快。5計(jì)算機(jī)系統(tǒng)中，下列部件都能夠存儲(chǔ)信息：主存CPU內(nèi)的通用寄存器cache磁帶磁盤(pán)。按照CPU存取速度排列，由快到慢依次為A_23154_，其中，內(nèi)存包括B_1_；屬于外存的是C_45_。6衡量總線性能的重要指標(biāo)是A._總線帶寬_，它定義為總線本身所能達(dá)到的最高B._傳輸速率_。PCI 總線的帶寬可達(dá)C._264MB/S_。7早期的計(jì)算機(jī)基于馮·諾依曼體系結(jié)構(gòu)，采用A_串行_處理，現(xiàn)代的計(jì)算機(jī)系統(tǒng)廣泛采用B_并行_處理。這種技術(shù)主要有三

6、種形式：時(shí)間并行、空間并行和C_時(shí)空并行_。8DMA技術(shù)的出現(xiàn)使得A. _IO_可通過(guò)B. _總線_直接訪問(wèn)C. _內(nèi)存_。三（10分）將十進(jìn)制數(shù)20.59375轉(zhuǎn)換成32位浮點(diǎn)數(shù)的二進(jìn)制格式來(lái)存儲(chǔ)。解：先將十進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)： （20.59375）10=（10100.10011）2 然后移動(dòng)小數(shù)點(diǎn)，使其在1，2位之間 10100.10011=1.010010011×24 ,e =4 于是得到 S=0， E = 4+127 = 131 M=010000011 最后得到32位浮點(diǎn)數(shù)的二進(jìn)制格式為： 0100 0001 1010 0100 1100 0000 0000 0000 =（

7、41A4C000）16 四、（10分）某機(jī)器中，已配有一個(gè)地址空間為(00001FFF)16的ROM區(qū)域，現(xiàn)在用一種SRAM芯片（8K×8位）形成一個(gè)16K×16位的RAM區(qū)域，起始地址為（2000）16 ，其它芯片任選。假設(shè)SRAM芯片有CS和WE控制端，CPU地址總線A15A0 ，數(shù)據(jù)總線為D15D0 ，CPU控制信號(hào)為R / W（讀 / 寫(xiě)），MREQ（當(dāng)存儲(chǔ)器讀或?qū)憰r(shí)，該信號(hào)指示地址總線上的地址是有效的）。要求： （1） 畫(huà)出地址碼方案。（2） 畫(huà)出ROM與RAM同CPU連接圖。解 ：存儲(chǔ)器地址空間分布如下圖所示，分三組，每組8K×16位。由此可得存儲(chǔ)器方

8、案要點(diǎn)如下：（1） 組內(nèi)地址 ：A12 A0 （A0為低位）；（2） 組號(hào)譯碼使用2 ：4 譯碼器；（3） RAM1 ，RAM 2 各用兩片SRAM芯片位進(jìn)行并聯(lián)連接，其中一片組成高8位，另一片組成低8位。（4） 用 MREQ 作為2 ：4譯碼器使能控制端，該信號(hào)低電平（有效）時(shí)，譯碼器工作。（5） CPU的R / W 信 號(hào)與SRAM的WE端連接，當(dāng)R / W = 1時(shí)存儲(chǔ)器執(zhí)行讀操作， 當(dāng)R / W = 0時(shí)，存儲(chǔ)器執(zhí)行寫(xiě)操作。如圖五 （11分）某計(jì)算機(jī)系統(tǒng)的內(nèi)存儲(chǔ)器由 cache和主存構(gòu)成，cache的存取周期為45納秒，主存的存取周期為200納秒。已知在一段給定的時(shí)間內(nèi)，CPU共訪問(wèn)內(nèi)

9、存4500次，其中340次訪問(wèn)主存。問(wèn)：(1) cache的命中率是多少？(2) CPU訪問(wèn)內(nèi)存的平均時(shí)間是多少納秒？(3) Cache-主存系統(tǒng)的效率是多少？解：cache的命中率 H = Nc/N =(N-Nm)/N=（4500-340）/4500=0.9244 平均訪問(wèn)時(shí)間Ta=tc*h+tm*(1-h)=45*0.9244+200*(1-0.9244)=41.598+15.12=56.718 Cache-主存系統(tǒng)的效率e=Tc/Ta=45/56.718=0.7934=79.34%六（11分）今有4級(jí)流水線分別完成取值、指令譯碼并取數(shù)、運(yùn)算、送結(jié)果四步操作，今假設(shè)完成各步操作的時(shí)間依次為

10、100ns, 100ns, 80ns, 50ns。請(qǐng)問(wèn)：（1）流水線的操作周期應(yīng)設(shè)計(jì)為多少？（2）若相鄰兩條指令發(fā)生數(shù)據(jù)相關(guān)，而且在硬件上不采取措施，那么第二條指令要推遲多少時(shí)間進(jìn)行。 （3）如果在硬件設(shè)計(jì)上加以改進(jìn)，至少需推遲多少時(shí)間？解(1)流水線的操作時(shí)鐘周期 t按四步操作中最長(zhǎng)時(shí)間來(lái)考慮,所以t=100ns.(2)兩條指令發(fā)生數(shù)據(jù)相關(guān)沖突情況: ADD R1,R2,R3 ; R2+R3->R1 SUB R4,R1,R5 ; R1-R5->R4 兩條指令在流水線中執(zhí)行情況如下表所示: 時(shí)鐘指令 1 2 3 4 5 6 7 ADD IF IDEX WBSUB IFID EX W

11、BADD指令在時(shí)鐘4時(shí)將結(jié)果寫(xiě)入寄存器堆(R1),但SUB指令在時(shí)鐘3時(shí)讀寄存器堆(R1).本來(lái)ADD指令應(yīng)先寫(xiě)入R1,SUB指令后讀R1,結(jié)果變成SUB指令先讀R1,ADD指令后寫(xiě)R1,因而發(fā)生兩條指令間數(shù)據(jù)相關(guān).如果硬件上不采取措施,第2條指令SUB至少應(yīng)推遲2個(gè)操作時(shí)鐘周期(2×100ns).(3)如果硬件上加以改進(jìn)(采取旁路技術(shù)),可推遲1個(gè)操作時(shí)鐘周期(100ns).（有的書(shū)上說(shuō)“如果在硬件設(shè)計(jì)上加以改進(jìn)，如采用專(zhuān)用通路技術(shù)，就可使流水線不發(fā)生停頓”）七（11分）（1）某總線在一個(gè)總線周期中并行傳送4個(gè)字節(jié)的數(shù)據(jù)，假設(shè)一個(gè)總線周期等于一個(gè)總線時(shí)鐘周期，總線時(shí)鐘頻率為33MH

12、Z ，求總線帶寬是多少？（2）如果一個(gè)總線中并行傳送64位數(shù)據(jù)，總線頻率升為66MHZ，求總線帶寬是多少？解：(1)設(shè)總線帶寬用Dr表示，總線時(shí)鐘周期用T = 1/f表示，一個(gè)總線周期傳送的數(shù)據(jù)量用D表示，根據(jù)定義可得： Dr D× 1/T = D ×4B×33×106/s=132 MB/s(2) 64位，Dr××66×106/s528MB/s八、（11分）某磁盤(pán)里，平均找道時(shí)間為20mS，平均旋轉(zhuǎn)等待時(shí)間為7mS，數(shù)據(jù)傳輸率為2.5MB/S。磁盤(pán)上存放著500個(gè)文件，每個(gè)文件的平均長(zhǎng)度為1MB?，F(xiàn)需將所有文件逐一讀出并檢查更新，然后寫(xiě)回磁盤(pán)機(jī)，每個(gè)文件平均需要2.5mS的額外處理時(shí)間