DARM的基本工作原理Word版

1、DARM的基本工作原理林振華內容頭導覽：前言DRAM的工作原理記憶單元感應放大器 前言 由于信息科技的帶動使得半導體內存的技術突飛猛進，尤其這三十幾年來DRAM由最早期的1K DRAM到目前的512M DRAM不論是記憶容量的增加、訪問速度的提升、每單位位的成本降低等改變速度都非常快速，因此DRAM的相關技術無疑已經是半導體技術的領先指標了。然而，自4K DRAM改用單一晶體管+電容的記憶單元結構以來基本記憶單元(Memory Cell)的結構特性并未改變太多，因此雖然目前記憶容量已經增加到512M以上，然而DRAM的基本工作原理仍然是沒有太大改變。 DRAM的工作原理DRAM的結構MOS D

2、RAM的標準架構如圖1所示，每個記憶單元可儲存一個位的數字數據0或1，記憶單元藉由行(row)與列(column)方式的排列形成二次元數組，假設由n行和m列的記憶單元所排列成的二次元數組時可以構成nm=N位內存。當數據寫入或由記憶單元中讀取時，是將記憶單元的地址輸入行和列地址緩沖器(address buffer)，并利用行譯碼器(row decoder)選擇n條字符線(word line)中特定的一條，每一條字符線會與m條位線(bit line)和m位的記憶單連接，位線與記憶單元之間具有一個感應放大器放大儲存在記憶單元中的訊號，因此m條位線具有m個感應放大器(sense amplifier)。

3、當選擇字符線之后，列譯碼器(column decoder)會選擇m條位線其中的一條，被選擇的位線之感應放大器透過數據輸出入線(I/O線)與輸出入線路連接，然后根據控制線路的指令進行數據讀取或寫入。其中，輸出入線路是由輸出預放大器、輸出主放大器和數據輸入緩沖器等線路所構成。根據以上的介紹DRAM的基本架構包括：排列成二次元數組的記憶單元。感應放大器。地址緩沖器(行/列)及地址譯碼器(行和列)。輸出預放大器、輸出主放大器和輸入緩沖器等輸出入線路?？刂凭€路等。而數據的傳輸路徑則是藉由字符線、位線、數據輸出入線(I/O線)等路徑進行傳遞。1 / 28圖片1.jpg 記憶單元記憶單元的基本結構自4K D

4、RAM之后，DRAM記憶單元的結構便是由一個晶體管和一個電容所構成。雖然后來陸續(xù)提出一些新的DRAM記憶單元結構，但是不論組件數目或是線路數目方面，都比1個晶體管+1個電容的結構復雜，因此即使64256M DRAM仍繼續(xù)使用這種結構的記憶單元。構成一位的記憶單元必須具有下列部份：儲存數據的電容啟動記憶單元的字符線由記憶單元讀寫數據的位線因此1晶體管+1電容型的記憶單元是具有上述三個部份的最簡單結構。其等效線路如圖2(a)所示，目前構成記憶單元中所用的晶體管大部分是n通道MOS的晶體管(nMOS)，構成電容的兩個電極中施加電壓的電極稱為cell plate，另一邊用來儲存數據的電極則稱為儲存節(jié)點

5、(storage node)。記憶單元中的MOS晶體管又特別稱為轉移閘極(transfer gate)，這種記憶單元的主要特征為：因為組件和線路的數目少，所以記憶單元所占的面積很小，可以容易地達到高集積度。由于記憶單元本身沒有放大功能，為了偵測位在線的微小訊號，因此必須額外具有感應放大器。讀取時，儲存在電容中的電荷會消失，因此讀取之后必須進行再寫入的動作。儲存在電容中的電荷會因為漏電流而逐漸消失，因此必須周期性地進行再寫入(refresh)的動作。典型1MB DRAM所用的twin well CMOS，三層多晶硅(polysilicon)和一層鋁導線制程所形成1晶體管+1電容的記憶單元結構如圖

6、2(b)及圖2(c)所示，這種記憶單元的結構稱為平面型記憶單元，圖2(b)是六個記憶單元的平面圖，圖2(c)則是平面圖中A-A直線的橫截面。記憶單元中，是由第一層多晶硅(polyI)構成電容的cell plate、第二層多晶硅(poly)構成字符在線n信道MOS的轉移閘極，儲存的數據是以電荷的形式儲存在電容中，數據的讀寫則是藉由第三層多晶硅(poly)所形成的位線來控制。為了降低poly所形成的位線電阻，有時位線的材料會使用高熔點金屬的硅化物和多晶硅所形成的二層結構。字符線是由poly和重迭的鋁導線所構成，并控制poly和鋁導線之間的間隔使其導通，字符線的電阻越小，則訊號傳輸的速度越快。施加在

7、cell plate上的電壓為1/2電源電壓(Vcc/2)。雖然圖2(a)記憶單元的等效線路非常簡單，但是如果要提高DRAM的集積度并降低成本，必須設法不斷地提升記憶單元的制程技術；因此，完成記憶單元的制程技術開發(fā)之后，幾乎便完成了DRAM制程開發(fā)的70%80%工作。圖片2.jpg圖2 1晶體管+1電容型的記憶單元圖片3.jpg圖2 (b) 平面圖(省略AI導線)圖片4.jpg記憶單元的基本動作記憶單元的基本動作可分為儲存數據、寫入數據及讀取數據三種。nMOS的水庫模型DRAM的記憶單元是由MOS晶體管和電容所構成，晶體管的主要功能就如同開關控制電荷訊號寫入電容，或是由電容中讀出，電容的主要目

8、的則是存取電荷。為了簡單說明起見，記憶單元中的nMOS閘極相當于水庫的水門用來控制水的進出，儲存在電容中的電子相當于水庫中的水，而電子的電位則相當于水位的高低。圖3(a)是nMOS的等效線路，圖3(b)是橫截面圖，圖3(c)(g)是源極(source)、閘極(gate)下方和汲極的電子電位，當源極電位(VS)和汲極電位(VD)分別為0V和5V時，由于電子帶負電因此在5V端的電子位能反而較低；根據上述的水庫模型，可以將源極視為水位較高，而汲極水位較低的兩個水源。當閘極電壓VG為0V時，如圖3(c)閘極的位能比源極高出VTH，因此電子無法由源極流到汲極，就好像水(電子)被水門(閘極)截斷而無法流動

9、。當施加正電壓于閘極時，閘極下方的電子電位開始降低，當閘極電位降到與源極電位相等時，如圖3(d)電子開始可以由源極流向汲極，使閘極電位與源極電位相等的外加電壓VG定義為nMOS的臨界電壓(VTH)。因此，當閘極電壓開始增加時就如同水門開始打開讓水由高水位(源極)流到低水位(汲極)的情形一樣。圖3(e)和(f)為閘極電壓VG滿足0VG-VTHVD的條件時，閘極下方的電位介于源極電位和汲極電位之間，此時如同水門半開的情形，因此水(電子)可以由源極流到汲極。圖3(g)是閘極VG滿足VG-VTH=VD的條件時，這時由于閘極電位與汲極電位相等，如同水門全開的情形，如果VG進一步增加使得VG-VTHVD時

10、，稱為三極管區(qū)域。如上述，nMOS的閘極就如同水門一樣，可以藉由外加電壓的大小，控制電子由高電位的源極流到低電位的汲極。圖片5.jpg記憶單元的水池模型記憶單元中nMOS的工作原理可用前述的水庫模型來說明，而電容則可以用圖4的水池模型來說明。電容可視為是用來儲存電子(水)的水池，位線則相當水池的水道，字符線則用來控制水庫的水門(晶體管閘極)。以下利用上述的水池模型來說明記憶單元的數據儲存、數據寫入和數據讀取三個基本動作(電源電壓Vcc=5V)。儲存數據數據儲存的情形如圖5所示，當水門關閉時(字符線0V)，水池中的水無法流出水池，外面的水也無法流入，儲存在水池中的水位維持不變，因此能達到儲存數據

11、的功能，水池中水位的高低可以用來表示二進制的0或1。由于電子帶負電因此處于正電位的電子電位較低，所以電位為0V時相當于水池滿水位的高水位狀態(tài)，可用來代表二進制的0(L)。當電位為5V時，相當于水池中沒有水的低水位狀態(tài)，可用來代表二進制的1(H)。當水門關閉，水道(位線)的水位對于水池沒有影響，電容電位可以維持不會受到改變，因此可以用來儲存資料。數據寫入記憶單元的動作數據寫入記憶單元的動作如圖6所示，可分為寫入0的情形和寫入1的情形兩種，圖6(a)為寫入0的情形，圖6(b)則為寫入1的情形。將0寫入記憶單元中的順序如下：t1：根據之前的資料，水池可能為滿或空的狀態(tài)。t2：將水道水位上升到全滿，相

12、當于低電位狀態(tài)(電位為0V)。t3：然后利用字符線控制(字符線6V)將水門打開，由于水道水位全滿為高水位狀態(tài)，因此水道中的水會流入水池將水池填滿，使水池成為高水位(低電位狀態(tài)0)。實際的操作順序也可先打開水門之后，再提升水道中水位進行寫入的動作。將1寫入記憶單元中的順序如下：t1：根據之前的資料，水池可能為滿或空的狀態(tài)。t2：將水道的水位下降到空的狀態(tài)，相當于高電位狀態(tài)(電位為5V)。t3：然后利用字符線控制(字符線6V)將水門打開，由于水道水位全空為低水位狀態(tài)，因此水池中的水會流到水道，使水池全空成為低水位(高電位狀態(tài)1)。寫入1的順序最好遵照上述t2和t3的順序，如果寫入1，Vcc=5V的

13、電位時，水門必須全開到與水道的水位相等，因此字符線的H電位必須高于Vcc+VTH(VTH為晶體管的臨界電壓)，這種情形稱為字符線升壓。由圖6(a)可知，寫入0時不需要字符線升壓，但是寫入1時，如果字符線的H電位只有Vcc而水池原本為滿水位時，即使水門打開讓經由水道流走，最后仍會剩下VTH部份水位的水殘留，無法讓水池的水完全流光。此時寫入1的電位減少了VTH只有Vcc-VTH。因此，字符線升壓是DRAM的重要線路技術。圖片6.jpg圖片7.jpg圖片8.jpg圖6 記憶單元的寫入動作記憶單元的讀取動作由記憶單元中讀取數據的動作如圖7，圖中所介紹的是1M DRAM以后所使用的位線(1/2)Vcc預

14、充電技術，圖7(a)為讀取0的動作，圖7(b)為讀取1的動作。讀取動作較寫入步驟復雜，由于水道(位線)的電容量CB(CB=250300fF)大于水池(電容)的容量(Cs=3040fF)，且水道中的水量比水池的水多，因此打開水門讀取數據時，很容易發(fā)生水由水道倒灌水池的現象。讀取0時的順序如下：t1：水池水位全滿(電位0V)，水道的水位先預設在2.5V。t2：打開水門(字符線6V)，水池的水流到水道，由于水池中的水量很小，因此只能造成水道的水位微幅上升；當水門打開之后，水道中的電位會變成2.3V左右。水位的變化為： 圖片9.jpg因此，當感應放大器偵測到水道的水位產生0的變化時，便可以辨別出水池中

15、的數據為0，讀取1時的順序如下：t1：水池水位全空(電位5V)，水道的水位先預設在2.5V。t2：打開水門(字符線6V)，水道的水流到水池，使得水道的水位下降，水道電位變成2.7V左右。水位的變化為：圖片10.jpg 因此，當感應放大器偵測到水道的水位產生1的變化時，便可以辨別出水池中的數據為1。圖片11.jpg記憶單元的讀取電壓DRAM記憶單元的基本結構是由1晶體管+1電容所構成，記憶單元的等效電路如圖8。如上述，DRAM由記憶單元讀取數據時，主要是藉由位線的電壓變化經感應放大器辨別記憶單元中儲存為0或1的訊號，讀取數據時所需要的讀取電壓，可以由記憶單元的等效電路求出。假設記憶單元的電容量C

16、s，位線的floating電容量為CB。當寫入1或0到記憶單元時，儲存節(jié)點的電位VSN為Vcc或是0；Cell plate的電位為VCP，位線的電位為VBL，所以Cs和CB儲存的電荷量和為：圖片12.jpg如果位線維持floating狀態(tài)，傳移閘極為on的狀態(tài)時(字符線WL的電位會大于VBL+VTH)，儲存節(jié)點和位線的電位為VSN=VBL，電荷量的和為：圖片13.jpg.(2)讀取時的位線電位的變化為VBL時，根據式(1)和(2)：圖片14.jpg由上式可知VBL與cell plate的電位VCP無關。當位線的預充電電位VBL=Vcc時，圖片15.jpg如果位線的預充電電位VBL=(1/2)V

17、cc時，圖片16.jpg位線的電位變化如圖8所示。實際上DRAM工作時，位線電位變化尚未完全結束，感應放大器便已經開始辨別訊號電壓，因此感應放大器判別的訊號電壓實際上為：圖片17.jpg由于感應放大器實際判別的訊號電壓是位線未改變完全的電壓，因此必須乘上補償系數，一般在0.60.9的范圍之內。由式(6)可知，CB/CS的值決定訊號電壓VBL的大小，CB/CS的值越小時，位線的讀取電壓VBL越小，通常CB/CS的值約為10左右；因此，感應放大器可辨別的電壓VBL=200mV。由于感應放大器所能辨別的訊號電壓為200mV，為了偵測微小訊號，DRAM的記憶單元必須具有放大功能的感應放大器線路。圖片1

18、8.jpg 感應放大器感應放大器的特性要求感應放大器主要是用來辨別位線訊號的電壓變化，以判別記憶單元中所儲存的數據，因此感應放大器必須具備下列特性：可以偵測微小的電壓差。工作速度快。工作電壓的范圍大。消耗電力小。面積小。隨著DRAM的容量的增加和組件的縮小，連帶地必須設法提升感應放大器的性能才能維持組件的正常運作。如果是1晶體管+1電容型的記憶單元時，當打開字符線讀取儲存的1或0數據時，根據式(5)位線電位差為：圖片19.jpgV值相當于感應放大器的輸入電壓，為了增加感應放大器的輸入電壓大小，所以必須盡量降低CB/CS的比值。但是，當記憶容量增加使得DRAM的位數增加時，會增加位線電容CB使得

19、V的值減少。而且隨著線寬縮小，電源電壓Vcc也變小，所以實際上的V值會越來越小，因此如果要提高DRAM的容量，需要可以辨別最小輸入電壓的感應放大器。此外，感應放大器的靈敏度與第2項要求的工作速度特性有關，一般而言，如果速度增加時，感應放大器的靈敏度會變差。第3、4、5項的特性與制程技術和電路設計有關，當位數增加時，感應放大器的數目也會增加，為了降低消耗功率，必須改用動態(tài)型線路而非定電流的設計。而為了減少感應放大器的占有面積，必須盡量采用簡單的線路設計(組件數目少的線路)。為了線路的穩(wěn)定性著想，感應放大器不能對電源電壓的改變太過敏感，因此感應放大器所要求的性能會隨著DRAM容量的增加而越來越嚴苛

20、。不過即使感應放大器的消耗功率小、組件面積小、工作穩(wěn)定，但是由于感應放大器的靈敏度太差，仍然無法達到實用化的程度。因此對于輸入電壓小的大容量DRAM內存，感應放大器的敏靈敏度將是最重要的性能。感應放大器的基本線路自1MB DRAM之后所發(fā)展的DRAM組件，都采用CMOS的技術，因此感應放大器的基本線路也改用CMOS組件來設計。由于CMOS晶體管的良好特性，因此以CMOS組件所構成的感應放大器在消耗功率和噪聲方面，都獲得大幅的改善。在訊號讀取方面，甚至進一步配合位線的1/2Vcc預充電的方式，目前DRAM以CMOS感應放大器和(1/2)Vcc預充電方式的組合為主流。圖9是感應放大器的基本線路。兩

21、條平行配置的位線對與一個感應放大器連接，每個位線都與多個記憶單元連接(一條位線與128個連接)，相鄰的記憶單元則與不同的字符線連接，這種記憶單元與位線之間的連接方式結構稱為折曲位線(folded bit line)方式。此外，也有在感應放大器的左右兩邊配置位線的開放位線方式(open bit line)。感應放大器是由平衡型flip-flop的CMOS線路所構成，n通道的flip-flop由感應放大器的SAN驅動線啟動、p信道的flip-flop則由感應放大器的SAP驅動線啟動。每個位線對另外與位線等位電路、噪聲去除單元及I/O閘極連接，噪聲去除單元的結構與記憶單元相同，其轉移閘極由反向字符線

22、(Reverse Word Line)控制。圖片20.jpg感應放大器的動作圖9中的感應放大器在實際操作時，其工作頻率之間的關系如圖10所示。感應放大器的動作是由施加在DRAM的行地址訊號(RAS)所控制，當RAS為H電位時，DRAM為待機狀態(tài)；RAS為L電位時，DRAM稱為啟動狀態(tài)。在時間t0時，RAS為H電位，DRAM處于待機狀態(tài)，由于字符線為0V，BLEQ(位線等位訊號)為H電位，所以各位線為(1/2)Vcc電位的預充電狀態(tài)，而SAN和SAP也都維持(1/2)Vcc電位的狀態(tài)。當時間t1時，BLEQ變成L電位，各位線維持(1/2)Vcc電位變成floating狀態(tài)。時間t2時，行譯碼器依

23、據外部所給予的行地址，選擇一條字符線(例如WL0)，被選擇的字符線由于字符線升壓的結果，因此其電壓大于Vcc。與被選擇字符線連接的記憶單元中的電子可由位線對的一端(BL端)讀出。假設記憶單元記憶中儲存的數據為0時，根據式(5)，BL的電壓改變?yōu)?，這時BL的電壓仍維持為(1/2)Vcc。在時間t3t4的期間，由于SAN電壓逐漸降低而啟動n通道感應放大器，并放大BL和BL之間的電位差。在本例中，雖然BL的電位會逐漸下降，但是BL的電位幾乎維持不變。在時間t5t6期間，隨著BL和BL之間的電位差變大，SAN迅速變?yōu)?V，SAP變成Vcc而啟動p通道感應放大器。使得BL放電成0V， BL充電成Vcc

24、而完成感應動作。當感應動作完成之后也完成將記憶單元中原本儲存的數據重新寫入記憶單元的動作。這個重新寫入儲存記憶單元數據的動作稱為重寫(refresh)，對于DRAM而言是非常重要的動作。在感應動作結束之后，由數據輸出端讀取數據時，列譯碼器打開外部所輸入列地址所對應的I/O閘極(nMOS，Q7、Q8)，并藉由I/O線、I/O線讀取數據。如果是由數據輸入端寫入數據時，則是藉由I/O線、I/O線強行反轉感應放大器將記憶單元中儲存的數據改寫。在時間t7時，由于已經完成讀取或寫入的動作，字符線電壓開始下降，記憶單元維持保持狀態(tài)。 在時間t8時，開始準備下個循環(huán)，BLEQ變?yōu)镠，并將位線對(BL、BL)短

25、路使位線成為等電位(1/2)Vcc電位。同時SAP和SAN也變成(1/2)Vcc電位。以上是感應放大器的基本工作頻率。至于圖9感應放大器的基本線路中，反向字符線(NC0、NC1)的控制方式如下：當沒有選擇任何字符線時，NC0、NC1都是H的狀態(tài)，假設在圖10的t2時選擇字符線WL0，與WL0連接的記憶單元和同一位線連接的噪聲取消單元分離，所以NC0變成L的狀態(tài)，而NC1則保持H的狀態(tài)。當時間t7時，WL0變成L而NC0則變回H，這樣控制的目的在于平衡每個感應放大器所連接的位線對間的電容，以及讓轉移閘極MOS晶體管的源極和汲極間電容與字符線、位線間的偶合噪聲互相抵銷。圖片21.jpg以水池模型解

26、釋感應放大器的工作原理圖10以工作頻率的方式來說明感應放大器的工作原理，為了進一步說明起見，可以借用圖11的水池模型來說明感應放大器的工作原理，圖11中的時間與圖10中所對應的時間相同。在時間t1時，記憶單元中儲存的數據為0V(L或0)，由于水門關閉，左右水道的水位分別為2.5V。在時間t2時，水門打開，水池中的水流入左水道使得左水道中的水位上升(相當于電子電位變成2.3V)。在時間t3時，當SAN的電位逐漸下降成2.0V，施加在Q5閘極的電壓為0.5V，假設Q5的VTH=0.5，當SAN的電位低于2.0V時，施加在Q5閘極的電壓高于Q5的臨界電壓，因此Q5被打開。而施加在Q6閘極的電壓只有0

27、.3VVTH，因此Q6維持關閉狀態(tài)。在時間t4時，SAN降到只有1.2V，由于Q5是打開的狀態(tài)，所以電流由左水道流到SAN(比喻成水的電子，實際上是相反地由SAN流向左水道所以左水道的水位上升)。在時間t5時，SAP的電位開始逐漸增加(2.8V)，這時施加在Q4閘極的電壓為-1.6V，于是Q4打開，電流由SAP流到右水道(相反地右水道的水位下降)。另一方面，由于施加在Q3的閘極只有0V，所以Q3維持關閉狀態(tài)。最后在時間t6時，SAN的電位變成0V，而SAP的電位變成5V。由于在時間t6時，左水道的水位全滿(電位變成0V)而右水道的水位全空(電位為5V)，所以水池中的水又變成全滿，而儲存的數據被

28、重寫回儲存單元中。在時間t7時，水門關閉，因此儲存的數據維持不變。 在時間t8時，nMOS Q0變成打開狀態(tài)(t1t7圖中并未表示Q0)使左水道(水全滿)和右水道(水全空)的電位相等，這個步驟稱為位線等位化，位線的等位化對于內存讀取動作是非常重要的功能之一。圖片22.jpg感應放大器的靈敏度分析由于記憶單元中的儲存數據，是由感應放大器依據位線的電位變化來決定，因此感應放大器的靈敏度將會決定記憶單元所必須具備的特性，接下來以非常簡單的模型來分析平衡型flip-flop感應放大器的靈敏度。感應放大器的靈敏度定義為正向放大輸入電壓(平衡型的輸入電壓為輸入電壓差)時所需的最小輸入電壓，接下來以圖12 n通道flip-flop感應放大器的等效線路，來分析感應放大器的靈敏度。假設圖12中的Q1和Q2的電壓增益、臨界電壓VTH等特性參數相同，且C1=C2，當時間超過Vs瞬時波形的時間常數一定程度時，Q1和Q2會有一個維持關閉狀態(tài)。其中可用下