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文檔簡介

1、Verilog語言中的模塊層次結(jié)構(gòu)的建立與調(diào)用在C語言中有主函數(shù)調(diào)用子函數(shù)的用法。子函數(shù)是將具有一定功能的程序段封裝起來自成一個函數(shù),當(dāng)主函數(shù)需要使用某功能時,只需在主函數(shù)中對具有此功能的子函數(shù)調(diào)用即可,這種通過子函數(shù)調(diào)用的方式增強了程序可的可復(fù)用性。同樣Verilog語言中也有類似的使用方法,那就是子模塊的建立和調(diào)用。一、Verilog語言的模塊層次結(jié)構(gòu)下面介紹一下Verilog語言中的模塊層次結(jié)構(gòu),如圖(1 所示。如圖中所示頂層模塊可以對多個子模塊調(diào)用,而子模塊中又可以嵌套子模塊,一般情況下子模塊的調(diào)用在5級以內(nèi)。實際上由于FPGA就像一塊白紙一樣,有許多的門,而Verilog 的編程就是

2、把這些門連接組合起來成為具有功能性的電路,每一個子模塊就相當(dāng)于一個芯片一樣,實現(xiàn)的是你所編寫的功,而頂層模塊則是把這些芯片連接起來構(gòu)成一個完整的電路。如圖(2 所示為頂層模塊調(diào)用子模塊后的電路連接圖:圖(1圖(2其中的芯片即為編寫的子模塊,而各個子模塊的連接則是通過頂層模塊實現(xiàn)的。二、ISE 開發(fā)環(huán)境下的模塊層次結(jié)構(gòu)建立與調(diào)用首先建立一個名為top 工程,然后建立一個名為top 的Verilog module 的V 文件(V 文件名不一定要和工程名同名作為頂層文件。如圖(3所示。 以同樣的方式在該工程下建立一個new source 也是Verilog module 文件命名為counter 。

3、如圖(4所示。 在counter 中編寫分頻計數(shù)器的程序。并create schematic symbol 如圖(5所示。圖(3圖(4 然后點擊view HDLInstantiation Template 可以看到如圖(6 所示的實例化模塊。將此模塊復(fù)制到top.v 中,后面的是你top.v 中定義的信號,要與之一一對應(yīng),instance_name 修改為自定義的名字。同樣可以建立多個其他的模塊,也以同樣的方式實現(xiàn)調(diào)用,在top.v 文件中要對各模塊之間的輸入輸出進行連接,如果是模塊與模塊的連接,定義為wire 型,如果是外部信號與模塊的連接定義為input/output 類型(output 型還需定義為reg 型,并且在module 中寫出這些信號。圖(5圖(6下面是一個完成了調(diào)用的工程如下圖所示。綜合之后頂層模塊自

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