電流舵DAC開(kāi)關(guān)驅(qū)動(dòng)

1、摘 要隨著通信技術(shù)、音視頻處理技術(shù)的不斷發(fā)展，對(duì)應(yīng)用于這些領(lǐng)域的高性能數(shù)模轉(zhuǎn)化器(DAC Digital-to-Analog Converter)提出了更高的要求;而集成電路特征尺寸以及電源電壓的不斷減小，也使得高速、高精度DAC的設(shè)計(jì)更具挑戰(zhàn)性。本文基于0.35um CMOS工藝研究并設(shè)計(jì)了一種帶有高精度基準(zhǔn)源的14-bit 320MSPS的DAC 。首先，在分析、比較幾種不同DAC架構(gòu)的基礎(chǔ)上，結(jié)合實(shí)際設(shè)計(jì)目標(biāo)選擇了混合式( Hybrid)架構(gòu)作為電流舵(C-S,Current-Steering ) DAC的主體架構(gòu)并建立了DAC的行為級(jí)模型?；谠撔袨榧?jí)模型研究了DAC的電流源輸出阻抗、

2、失配誤差、電路噪聲和寄生器件對(duì)DAC各主要性能參數(shù)的影響，為后續(xù)的電路設(shè)計(jì)提供了依據(jù)，使DAC的電路設(shè)計(jì)更為高效。其次，對(duì)電流型DAC中的開(kāi)關(guān)驅(qū)動(dòng)器做設(shè)計(jì)，分析了其的動(dòng)態(tài)特性的影響，然后設(shè)計(jì)了開(kāi)關(guān)驅(qū)動(dòng)器的電路結(jié)構(gòu)，最后做仿真。關(guān)鍵詞:DAC，行為級(jí)模型，開(kāi)關(guān)驅(qū)動(dòng)，動(dòng)態(tài)特性，LVDS。ABSTRACT As the ever-increasing development of Communication and high performancesound and video processing technology, the design of high performance DACs.ap

3、plied in these fields also become research focus. However, because of thedecreasing feature size of ic and supply voltage, it becomes more challenging todesign high speed and high accuracy DACs.The thesis introduced a 14-bit 320MSPS DAC embedded with a highper formance Bandgap Reference.The DAC is b

4、ased on 0.35p.m CMOS process.Firstly, In order to achieve the research and design targets, the thesis compared several kinds of different DAC constructions, and choosed the Hybrid construction as the Current-Steering DAC construction, then established thebehavior level model of the DAC. Using the be

5、havior level model, the thesisemphatically studies the influence that the output impedance of current source,mismatch error, noise and the parasitic components brings to the DAC.Secondly, the thesis designed and implemented a Segment Current-Steering DAC which embed a high accuracy, high stable Band

6、gap Reference. In the part of DAC circuit design, this thesis emphatically discussed the design and optimization of the current source unit and the driver circuits of current source switchs.Keywords: DAC, Behavior Model. Mismatch Error, LVDS.目 錄第一章緒論11.1DAC理想傳輸函數(shù)31.2DAC的主要性能指標(biāo)41.3研究背景及意義81.4論文內(nèi)容和結(jié)果9

7、第二章DAC架構(gòu)選擇及行為建模112.1C-S DAC的構(gòu)架選擇11C-S DAC三種構(gòu)架的比較及選擇12Hybrid架構(gòu)分段點(diǎn)選擇14C-S DAC 編碼電路架構(gòu)16C-S DAC電流源單元結(jié)構(gòu)172.2 C-S DAC行為級(jí)建模18C-S DAC的誤差來(lái)源19C-S DAC 行為級(jí)模型20第三章LVDS 驅(qū)動(dòng)器233.1LVDS 驅(qū)動(dòng)器Block233.2LVDS驅(qū)動(dòng)器結(jié)構(gòu)233.3TEST Block253.4AC 仿真263.5遲滯特性273.6噪聲參數(shù)323.7功率耗散343.8掉電泄漏353.9抖動(dòng)仿真353.10仿真結(jié)果36第四章結(jié)束語(yǔ)37參考文獻(xiàn)38致 謝39外文資料原文40第

8、一章 緒論隨著數(shù)字計(jì)算機(jī)和數(shù)字信號(hào)處理系統(tǒng)的迅猛發(fā)展，數(shù)字技術(shù)充滿了人們?nèi)粘Ｉ畹母鱾€(gè)領(lǐng)域，世界將變得越來(lái)越“數(shù)字化”。與模擬電路相比，數(shù)字電路具有很多顯著的優(yōu)點(diǎn)，例如，數(shù)字電路對(duì)噪聲的敏感度要比模擬電路小的多;電源電壓的變化以及工藝參數(shù)的變化對(duì)數(shù)字電路的影響也要比模擬電路小的多;另外隨著設(shè)計(jì)自動(dòng)化以及EDA技術(shù)的不斷發(fā)展，數(shù)字電路的設(shè)計(jì)和驗(yàn)證的自動(dòng)化程度越來(lái)越高，同等規(guī)模的數(shù)字電路的設(shè)計(jì)周期越來(lái)越短，數(shù)字電路正擁有強(qiáng)勁的動(dòng)力來(lái)將世界推向數(shù)字化。但現(xiàn)實(shí)世界的兩個(gè)方面限制了數(shù)字電路的全球化進(jìn)程:（1)自然界中的各種信號(hào)都是模擬的(2)人類感知和保存的信息也是模擬的形式。另外，當(dāng)數(shù)字信號(hào)能量與噪聲

9、能量相當(dāng)?shù)臅r(shí)候，這樣的數(shù)字信號(hào)也必須當(dāng)作模擬信號(hào)來(lái)處理。正由于這些原因使得模擬電路從根本上證明是必需的。由于現(xiàn)實(shí)世界的模擬信號(hào)通常用數(shù)字方式來(lái)處理，這就必須使用一種接口電路來(lái)完成對(duì)模擬信號(hào)的采集和模擬信號(hào)重建的工作，這種接口電路就是數(shù)據(jù)轉(zhuǎn)換器。它包括模數(shù)轉(zhuǎn)換器(CADs Analog to Digital Converter)和數(shù)模轉(zhuǎn)換器(DACs , Digital to Analog Converter)。數(shù)據(jù)轉(zhuǎn)換器不僅廣泛應(yīng)用于消費(fèi)類電子產(chǎn)品中，如CD播放器，數(shù)碼相機(jī)，移動(dòng)電話，高清晰電視等，還應(yīng)用于一些特殊領(lǐng)域，如醫(yī)學(xué)成像，會(huì)議影音系統(tǒng)，儀器儀表，工業(yè)控制以及軍事應(yīng)用等。圖1-1描述了

10、模擬信號(hào)與數(shù)字信號(hào)以及接口電路之間的關(guān)系模擬信號(hào)與數(shù)字信號(hào)之間的轉(zhuǎn)換關(guān)系。圖1-1 模擬信號(hào)與數(shù)字信號(hào)之間的轉(zhuǎn)換關(guān)系因?yàn)閿?shù)據(jù)轉(zhuǎn)換器不僅要處理模擬信號(hào)而且還要處理數(shù)字信號(hào)，所以要達(dá)到與數(shù)字系統(tǒng)相當(dāng)?shù)男阅?，也就是說(shuō)要使它不會(huì)成為數(shù)據(jù)處理路徑上的瓶頸，則需對(duì)數(shù)據(jù)轉(zhuǎn)換器這樣的模擬模塊的設(shè)計(jì)提出更高的要求。這是因?yàn)閿?shù)字電路設(shè)計(jì)主要是在速度和功耗上進(jìn)行折衷，但模擬電路設(shè)計(jì)必須在速度、功耗以及精度(包括分辨率、動(dòng)態(tài)范圍、線性度)等眾多參數(shù)之間進(jìn)行折衷。另外，當(dāng)數(shù)字電路與模擬電路被集成到一顆芯片上時(shí)，還要考慮數(shù)字電路對(duì)模擬電路的噪聲干擾等一系列問(wèn)題。ADC是將模擬信號(hào)(連續(xù)時(shí)間連續(xù)幅值)轉(zhuǎn)換成數(shù)字信號(hào)(離散時(shí)

11、間離散幅值) 的器件。圖1-2簡(jiǎn)要描述了ADC的工作原理。首先，模擬低通濾波器濾除輸入信號(hào)中的高頻噪聲，確保之后的采樣過(guò)程不會(huì)將噪聲信號(hào)混疊到實(shí)際信號(hào)頻帶中;接著濾波器輸出的信號(hào)經(jīng)過(guò)采樣，產(chǎn)生離散時(shí)間信號(hào);離散時(shí)間信號(hào)經(jīng)過(guò)量化器輸出離散時(shí)間和離散幅值的數(shù)字信號(hào);最后，離散時(shí)間離散幅值的數(shù)字信號(hào)被送入數(shù)字編碼器中生成所希望的數(shù)字信號(hào)形式。圖1-2 模數(shù)轉(zhuǎn)化器工作過(guò)程DAC的作用與ADC的作用剛好相反，它是將離散時(shí)間離散幅值的數(shù)字信號(hào)轉(zhuǎn)換為連續(xù)時(shí)間連續(xù)幅值的模擬信號(hào)，其工作原理如圖1-3所示。首先，DAC選擇并產(chǎn)生一個(gè)與輸入數(shù)字信號(hào)成比例的模擬信號(hào)幅值;其次，如果DAC在輸入信號(hào)切換的過(guò)程中產(chǎn)生很

12、大的毛刺(Glitches)，那么緊接著就需要一個(gè)平滑電路來(lái)消除這個(gè)毛刺;最后由于DAC轉(zhuǎn)換輸出的模擬信號(hào)波形存在階梯狀的陡峭臺(tái)階，并且在頻域中還存在Sinc滾降的影響，所以需要一個(gè)Inverse-Sinc濾波器來(lái)抑制這些影響。需要注意的是，如果在設(shè)計(jì)DAC過(guò)程中本身就考慮了輸出毛刺的影響，并使用特殊的設(shè)計(jì)方法使DAC輸出信號(hào)中的毛刺比較小，那么就不需要單獨(dú)設(shè)計(jì)平滑電路。在實(shí)際設(shè)計(jì)中Inverse-Sinc濾波器也可以放置在數(shù)模轉(zhuǎn)換的前面。圖1-3 數(shù)模轉(zhuǎn)換工作過(guò)程為更加直觀地介紹DAC的工作原理下面將簡(jiǎn)要介紹DAC的理想傳輸函數(shù)。1.1 DAC理想傳輸函數(shù)DAC理想的靜態(tài)傳輸函數(shù)是一系列的數(shù)

13、字輸入字與一系列的模擬輸出幅值的映射是一系列的數(shù)字輸入字(Digital Input Code)，縱坐標(biāo)是一系列等刻度的模擬輸出幅值(Analog Output Value)。這里的模擬輸出幅值可以是電壓也可以是電流。 圖1-4 DAC理想輸出曲線靜態(tài)時(shí)DAC的輸出幅值可以表示: （1-1）其中Wm代表第m位的權(quán)值，M是輸入字的位數(shù)。模擬輸出幅值是通過(guò)對(duì)不同輸入字加權(quán)求和得到的。其中數(shù)字輸入字可表示為: （1-2）通常把bM稱作最高有效位(MSB)，b1稱作最低有效位(LSB)。不同的DAC結(jié)構(gòu)具有不同的數(shù)字輸入編碼方式，目前最常見(jiàn)的當(dāng)屬二進(jìn)制(Binary)編碼方式和溫度計(jì)碼(Thermom

14、eter)編碼方式。根據(jù)不同的應(yīng)用，還有線性(Linear)編碼等其它編碼方式。在圖1-4中，相鄰兩個(gè)輸出幅值的間隔 (Step Height)是相等的，通常稱這個(gè)間隔為1LSB輸出幅值，它是模擬輸出電壓的最小改變量。通常以1個(gè) LSB作為DAC輸出幅值的單位，如輸入字為0011時(shí)，輸出幅值為3個(gè)LSB。因此，模擬輸出幅值可表示為:(Amin，Amin+1LSB,Amin+2LSB,，Amax-1LSB,Amax)模擬輸出的最大值(Amax)和最小值(Amin)之差定義為DAC的滿量程輸出幅度(FS， Full Seale)下面對(duì)DAC的特性有個(gè)初步了解，同時(shí)也為了便于后續(xù)章節(jié)的介紹下面將簡(jiǎn)要

15、介紹DAC的主要性能指標(biāo)。1.2 DAC的主要性能指標(biāo)DAC的性能指標(biāo)可分為靜態(tài)參數(shù)和動(dòng)態(tài)參數(shù)，其中靜態(tài)參數(shù)包括量化噪聲、失調(diào)誤差、增益誤差、微分非線性、積分非線性等;動(dòng)態(tài)參數(shù)包括動(dòng)態(tài)范圍、信號(hào)噪聲比、無(wú)雜散動(dòng)態(tài)范圍等。下面就這兩類性能指標(biāo)給出定義和說(shuō)明。(l)量化噪聲目前實(shí)際DAC的分辨率N是有限的，它在數(shù)據(jù)轉(zhuǎn)換的過(guò)程中與分辨率N為無(wú)限大的理想DAC之間存在差別，這個(gè)差別就被定義為DAC的量化噪聲(Quantization Error)。當(dāng)給實(shí)際DAC輸入上斜坡信號(hào)(Up-Ramp)時(shí)，此DAC的理想傳輸曲線和量化噪聲如圖1-5所示。圖1-5(a)中的實(shí)線是DAC的理想傳輸曲線，虛線是分辨率

16、為無(wú)限大的理想DAC的傳輸曲線;圖1-5(b)是DAC的量化噪聲曲線。圖1-5 DAC理想傳輸曲線與量化噪聲(2)失調(diào)誤差當(dāng)DAC輸入字為O時(shí)，輸出也應(yīng)當(dāng)是O，如果實(shí)際輸出不為O，那么這個(gè)實(shí)際輸出值就是此DAC的失調(diào)誤差 (Offset Error)，如圖圖1-6 DAC失調(diào)誤差的定義(3)增益誤差增益誤差 (Gain Error)是當(dāng)失調(diào)誤差校正到O以后，實(shí)際傳輸函數(shù)與理想傳輸函數(shù)增益交點(diǎn) (Gain Point)的差別。具體來(lái)說(shuō)就是當(dāng)DAC的輸入全為“1”時(shí)，實(shí)際輸出與理想輸出的差值，如圖1-7所示。圖1-7 DAC增益誤差的定義(4)微分非線性誤差電路元件的非理想性會(huì)使DAC的模擬輸出增

17、量偏離其理想值，這個(gè)實(shí)際增量與理想增量之差被稱為微分非線性(DNL，Differential Nonlinearity)，它可以被用來(lái)衡量DAC產(chǎn)生均勻模擬輸出信號(hào)的能力。DAC第n位的微分非線性誤差可表示為:DNLn=第n個(gè)轉(zhuǎn)換的實(shí)際增量高度第n個(gè)轉(zhuǎn)換的理想增量高度那么DAC最終的DNL=maxDNL，如圖1-8所示。如果DAC能夠達(dá)到N位的精度，DNL則要小于1/2LSB。圖1-8 DAC DNL的定義(5)積分非線性誤差積分非線性定義為實(shí)際傳輸函數(shù)與參考直線的差值，其中第n位的積分非線性誤差可表示為:INLn=輸入碼n對(duì)應(yīng)的輸出一參考直線上同一點(diǎn)的輸出這里的參考直線是實(shí)際輸出的起點(diǎn)和終點(diǎn)

18、的連線，具體如圖1-9所示圖1-9 DAC INL的定義(6)信號(hào)噪聲比信號(hào)噪聲比(SNR, Signal to Noise Ratio)是DAC中一個(gè)比較重要的動(dòng)態(tài)性能指標(biāo)，它取決于DAC的分辨率，并包含了線性度、失真、毛刺和建立時(shí)間等指標(biāo)信息，其定義為: （1-3）其中Ps是輸入信號(hào)功率，Pn是噪聲功率。這里作為測(cè)試所用的輸入信號(hào)多為數(shù)字正弦波。SNR的大小與輸入信號(hào)的幅值大小有關(guān)，當(dāng)輸入為滿幅值時(shí)即正弦波的幅值為Vrct/2時(shí)，對(duì)應(yīng)的SNR最大。當(dāng)正弦波幅值減小時(shí)，SNR也相應(yīng)下降。對(duì)于N位理想的DAC來(lái)說(shuō)，其SNR的最大值為:SNRmax= 6.OZN+1.76dB。(7)信號(hào)噪聲失調(diào)

19、比信號(hào)噪聲失調(diào)比(SNDR，Signal to Noise and Distortion Ratio)是信號(hào)功率與噪聲諧波功率的比值，其定義為:SNDR=10·log （1-4）(8) 動(dòng)態(tài)范圍DAC的動(dòng)態(tài)范圍(DR,Dynamic Range)定義為: （1-5）其中Ppeak是當(dāng)SNDR最大時(shí)的信號(hào)功率，Pmin是當(dāng)SNDR最小時(shí)的信號(hào)功率。1.3 研究背景及意義高速度、高精度的DAC在高精度測(cè)試、高速圖像處理、高速網(wǎng)絡(luò)還有通信領(lǐng)域有著十分廣泛的應(yīng)用。在國(guó)外，許多實(shí)驗(yàn)室和公司在這方面進(jìn)行了很多積極而卓有成效的工作。例如，比利時(shí)Leuven大學(xué)的 Geert A.M. Van de

20、r Plas 等人提出的一種 Q Random walk的新型電流源單.元布局方式，實(shí)現(xiàn)了對(duì)DAC梯度誤差、對(duì)稱誤差的補(bǔ)償，使DAC的性能大大提高，并且無(wú)須專門的校準(zhǔn)電路即可獲得良好的靜態(tài)線性度。而在高速DAC的研制方面，美國(guó)某實(shí)驗(yàn)室已研制出了采樣率高達(dá)3OGHz的DAC。另外TI、ADI、NS等公司所生產(chǎn)的DAC分辨率已能達(dá)到24位，采樣率也可達(dá)到1GHz。在國(guó)內(nèi)，數(shù)模轉(zhuǎn)換器的研究起步較晚。近年來(lái)隨著我國(guó)在航天、國(guó)防以及消費(fèi)類電子領(lǐng)域的快速發(fā)展，國(guó)家和國(guó)內(nèi)的IC企業(yè)都投入了一定的研發(fā)力量進(jìn)行研發(fā)，并己研制出8位、10位、12位、14位、16位的數(shù)模轉(zhuǎn)換器。例如，中電集團(tuán)第二十四研究所研制生產(chǎn)

21、的10位電流型DAC和含相加器的12位高速DAC等都是國(guó)內(nèi)DAC的典型產(chǎn)品。雖然在DAC研制方面我國(guó)正快速發(fā)展，但與國(guó)外數(shù)據(jù)轉(zhuǎn)換器的發(fā)展?fàn)顩r相比，國(guó)內(nèi)在設(shè)計(jì)水平和制造工藝上都存在著很大的差距，遠(yuǎn)不能滿足國(guó)防工業(yè)和信息產(chǎn)業(yè)發(fā)展的需要，因此研制高速度,高精度的數(shù)模轉(zhuǎn)換器具有十分重要的現(xiàn)實(shí)和長(zhǎng)遠(yuǎn)意義。1.4 論文內(nèi)容和結(jié)果本課題來(lái)源于國(guó)家某部委預(yù)研項(xiàng)目?；诖隧?xiàng)目，本文研究并設(shè)計(jì)了一種14位、320MSPS的高速、高精度數(shù)模轉(zhuǎn)換器。本文所設(shè)計(jì)的DAC采用0.35um CMOS工藝，設(shè)計(jì)指標(biāo)要求電源電壓VDD=3.3 V，輸出電流在2mA-20mA范圍內(nèi)連續(xù)可調(diào),DNL<=2.OLSB, INL

22、<=3.SLSB，建立時(shí)間小于20ns, SFDR>=78dB fdata=320MSPS, fout=25MHz,最大功耗小于120mW 。本文首先研究和分析了C-S DAC的架構(gòu)和行為級(jí)模型，并研究了DAC的電流源輸出阻抗、失配誤差等對(duì)DAC主要性能參數(shù)的影響。在此基礎(chǔ)上，設(shè)計(jì)并實(shí)現(xiàn)了一種5+4+5分段結(jié)構(gòu)的C-S DAC，它內(nèi)置了一個(gè)具有高精度、高穩(wěn)定性的帶隙基準(zhǔn)源。經(jīng)過(guò)MPW流片和測(cè)試，本文所設(shè)計(jì)的DAC的DNL小于2.OLSB, INL小于2.7LSB，最高采樣頻率可達(dá)到320MSPS,當(dāng)采樣頻率為320MSPS時(shí) DAC的SFDR可達(dá)到72.6dB，達(dá)到了預(yù)期的設(shè)計(jì)目標(biāo)

23、。本文的組織結(jié)構(gòu)為:第一章:介紹了數(shù)據(jù)轉(zhuǎn)換器的基本原理以及本課題的研究背景和研究意義;第二章:討論了DAC的架構(gòu)選擇和行為級(jí)模型，并基于該模型分析了C一 5DAC的電流源輸出阻抗、失配誤差、噪聲、寄生效應(yīng)等與DAC主要性能參數(shù)的關(guān)系;第三章：LVDS驅(qū)動(dòng)器。驅(qū)動(dòng)器的構(gòu)架，以及在各個(gè)工藝角下的仿真。第四章：結(jié)束語(yǔ)第二章 DAC架構(gòu)選擇及行為建模高速、高精度的DAC是一種大規(guī)模的混合信號(hào)電路，其性能參數(shù)包括靜態(tài)參數(shù)如DNL、INL、失調(diào)誤差、增益誤差等，動(dòng)態(tài)參數(shù)如SNR、SFDR、HD等。如此之多的性能指標(biāo)在電路設(shè)計(jì)時(shí)很難整體把握，若設(shè)計(jì)結(jié)束后一旦發(fā)現(xiàn)某項(xiàng)指標(biāo)不滿足設(shè)計(jì)要求，那么整個(gè)系統(tǒng)就需要重新

24、設(shè)計(jì)。此外，對(duì)一于DAC這樣的電路來(lái)說(shuō)，其仿真驗(yàn)證的過(guò)程也非常復(fù)雜并且耗時(shí)很長(zhǎng)。所以，為了在設(shè)計(jì)的初始階段就能把握影響DAC性能指標(biāo)的主要因素，提高電路的設(shè)計(jì)效率，本文建立了DAC的行為級(jí)模型。本章首先討論了DAC的架構(gòu)選擇;接著給出并分析了DAC的行為級(jí)模型;最后針對(duì)給出的行為級(jí)模型研究了DAC的非理想因素與DAC主要性能指標(biāo)的關(guān)系。這些研究結(jié)果將為DAC的電路設(shè)計(jì)提供重要的理論指導(dǎo)。2.1 C-S DAC的構(gòu)架選擇由于C-S DAC能夠較容易地達(dá)到10位以上的分辨率以及20OMSPS以上的轉(zhuǎn)換速率，并且可以較為容易地集成到CMOS工藝中而不需要增加特殊的工藝步驟，所以已前被廣泛應(yīng)用。C-S

25、 DAC的基本電路架構(gòu)如圖2-1所示。圖 2-1 C-S DAC 基本電路組態(tài)圖2-1中的時(shí)鐘與鎖相環(huán)(Clock & PLL)為DAC提供時(shí)鐘信號(hào)。帶隙基準(zhǔn)電路 (Bandgap Referenee)為DAC提供穩(wěn)定、精確的基準(zhǔn)電壓。由于帶隙基準(zhǔn)源的性能直接影響DAC的精度。圖2-1中，數(shù)字輸入信號(hào)經(jīng)過(guò)數(shù)字編碼器，被轉(zhuǎn)換成所需要的編碼方式，如溫度計(jì)碼、線性碼等。然后，經(jīng)過(guò)編碼的輸入信號(hào)被送到電流源開(kāi)關(guān)陣列中，用來(lái)選擇需要導(dǎo)通的電流源管，而電流源管則按照一定的布局方式被集中放置在電流源陣列中。需要強(qiáng)調(diào)的是，C-S DAC之所以能達(dá)到較高的轉(zhuǎn)換速率，是因?yàn)樗恍枰~外的放大器來(lái)將電流信號(hào)

26、轉(zhuǎn)換成電壓信號(hào)，而只需一組外接的電阻(通常是50)就可實(shí)現(xiàn)電流向電壓的轉(zhuǎn)換。目前被廣泛采用的C-S DAC架構(gòu)有三種，分別是Binary、Unary和Hybrid架構(gòu)。下面將對(duì)這三種架構(gòu)的特點(diǎn)以及它們各自的適用場(chǎng)合進(jìn)行介紹。2.1.1 C-S DAC三種構(gòu)架的比較及選擇為了便于說(shuō)明，這里將以一個(gè)4位C-S DAC為例詳細(xì)介紹C-S DAC上述三種架構(gòu)的特點(diǎn)。（1）Binary架構(gòu)如圖2-2(a)所示，一個(gè)4位Binary架構(gòu)C-S DAC包括四個(gè)電流源，其流過(guò)的電流分別為I、2I、4I和8I，這些電流源分別被四個(gè)數(shù)字信號(hào)B1、B2、B3、B4控制。當(dāng)B1為高電平時(shí)，電流I被導(dǎo)引到輸出端，當(dāng)B2

27、為高電平時(shí)電流2I被導(dǎo)引到輸出端，以此類推。當(dāng)所有的數(shù)字控制位都為高電平時(shí)，所有的電流都流向輸出端并相加，其總的輸出電流為15I。從這個(gè)例子可以看出Binary架構(gòu)的C-S DAC不需要任何數(shù)字編碼電路，因此這種結(jié)構(gòu)是最直接最簡(jiǎn)單的一種架構(gòu)。圖2-2 4位C-S DAC 的Binary與Unary 構(gòu)架（1）Unary架構(gòu)一個(gè)4位Unary架構(gòu)C-S DAC不同于Binary架構(gòu)，它有15個(gè)相同大小的電流源如圖2-2(b)所示。這些電流源流過(guò)的電流都是I。將這15個(gè)相同的電流源分別編號(hào)為1-15，當(dāng)輸入信號(hào)B4B3B2B1=0011時(shí)，其十進(jìn)制表示為3，這時(shí)編號(hào)1-3的電流源被導(dǎo)引到輸出端，當(dāng)

28、輸入信號(hào) B4B3B2B1=1111時(shí)，其十進(jìn)制表示為15，這時(shí)所有的15個(gè)電流源被導(dǎo)引到輸出端。這種編碼控制方式稱作溫度計(jì)碼 (Thermometer Code)?？偟膩?lái)說(shuō)，一個(gè)N位的Unary架構(gòu)C-S DAC它總共需要2N-1個(gè)相同的電流源，并且還需要一個(gè)額外的溫度計(jì)碼編碼電路，將數(shù)字輸入信號(hào)轉(zhuǎn)換成溫度計(jì)碼。（3）Binary架構(gòu)與unary架構(gòu)比較 雖然Unary架構(gòu)需要更多的電流源單元而且還需要額外的溫度計(jì)編碼電路，但這種架構(gòu)在DAC的靜態(tài)和動(dòng)態(tài)性能的很多方面都要優(yōu)于Binary架構(gòu)。這里以中間字轉(zhuǎn)換 (Half-Scale Transition)來(lái)測(cè)試DAC的相關(guān)性能指標(biāo)，因?yàn)橹虚g

29、字轉(zhuǎn)換過(guò)程通常是DAC轉(zhuǎn)換輸出的最壞情況。對(duì)于4位DAC，數(shù)字輸入由 0111轉(zhuǎn)換到1000時(shí)就稱之為中間字轉(zhuǎn)換。4位Binary架構(gòu)C-S DAC在中間字轉(zhuǎn)換時(shí)，低三位電流源由導(dǎo)通轉(zhuǎn)為關(guān)閉，高一位的電流源由關(guān)閉轉(zhuǎn)為導(dǎo)通。在理想情況下，這四個(gè)電流源的開(kāi)關(guān)是同時(shí)進(jìn)行的，但實(shí)際中可能會(huì)出現(xiàn)這種情況:在DAC低三位還沒(méi)有關(guān)閉之前最高位就己經(jīng)導(dǎo)通，這時(shí)在DAC的輸出中就會(huì)出現(xiàn)很大的電流輸出尖峰，也就是毛刺。輸出毛刺會(huì)對(duì)DAC的動(dòng)態(tài)性能產(chǎn)生很大的影響。不同于Binary架構(gòu)，Unary架構(gòu)的C-S DAC在輸入信號(hào)由 0111轉(zhuǎn)換到 1000時(shí)，只有一個(gè)電流源導(dǎo)通，這樣就不會(huì)出現(xiàn)大的毛刺輸出。對(duì)于N位B

30、inary架構(gòu)的C-S DAC，如果它的每一位都是由2i-1個(gè)單位電流源組成(i表示第i位)，那么在中間字轉(zhuǎn)換過(guò)程中有2N-1個(gè)單位電流源開(kāi)/關(guān)，同時(shí)有2N-1個(gè)電流源關(guān)/開(kāi)，那么轉(zhuǎn)換前后電流差值的方差為： (2-1)根據(jù)DNL的定義，Binary架構(gòu)C-S DAC的DNL值為： (2-2)由此可見(jiàn)，對(duì)于相同的a(I)，Unary架構(gòu)比Binary架構(gòu)DAC的DNL要小的多。但需要注意的是，無(wú)論是Binary架構(gòu)還是Unary架構(gòu)，它們的INL都為: (2-3)表2-1列出了以上這兩種C-S DAC的優(yōu)缺點(diǎn)。 表2-1 Binary架構(gòu)與Unary架構(gòu)比較性能指標(biāo)Binary架構(gòu)Unary架構(gòu)

31、INL適中適中DNL較差較好毛刺能量較大較小單調(diào)性較差較好功耗較小較大面積較小較大設(shè)計(jì)復(fù)雜度較小較大（4）Hybrid架構(gòu)由前面的分析可知，C-S DAC的Binary架構(gòu)與Unary架構(gòu)都有自己的優(yōu)點(diǎn)和缺點(diǎn)，這自然讓人想到能不能對(duì)這兩種架構(gòu)取長(zhǎng)補(bǔ)短組合成一種新的架構(gòu)。正是出于這種設(shè)想，Hybrid架構(gòu)應(yīng)運(yùn)而生。在Hybrid架構(gòu)中，一部分電流加權(quán)位使用Binary架構(gòu)另一部分使用unary架構(gòu)。因?yàn)镸SB電流源對(duì)輸出毛刺的貢獻(xiàn)較大，而且它們對(duì)器件匹配的要求也較高，所以MSB一般使用Unary架構(gòu)，而LSB則采用Binary架構(gòu)以減小面積和功耗。2.1.2 Hybrid架構(gòu)分段點(diǎn)選擇對(duì)于Hyb

32、rid架構(gòu)來(lái)說(shuō)，其核心問(wèn)題是:對(duì)于N位Hybrid架構(gòu)DAC，到底有幾位采用Unary架構(gòu)，有幾位采用Bin盯y架構(gòu)，也就是如何確定Unary架構(gòu)與Binary架構(gòu)的分段點(diǎn)。由表2-1可知，隨著Unary架構(gòu)比例的增加，DAC的DNL以及毛刺等都會(huì)隨之減小，但芯片消耗的面積以及溫度計(jì)編碼電路的設(shè)計(jì)復(fù)雜度就會(huì)大幅提高，所以分段點(diǎn)的選擇必須在這些因素之間進(jìn)行折衷優(yōu)化。為了能得到Hybrid架構(gòu)最優(yōu)的分段點(diǎn)，這里主要從DAC的性能參數(shù)與芯片所消耗的面積著手進(jìn)行研究。C-S DAC電流源陣列的面積與單位電流源的方差成反比，即: (2-4)其中Ac-s是電流源陣列的面積，a LSB是單位電流源的標(biāo)準(zhǔn)差。

33、由式2-2和式2-3可知，如果要達(dá)到相同的DNL值，N位Binary架構(gòu)C-S DAC電流源陣列的面積是unary架構(gòu)的2N倍。另外，Hybrid架構(gòu)C-S DAC的DNL可表示為: (2-5)其中B表示在Hybrid架構(gòu)中Binary架構(gòu)的位數(shù)。若14位DAC完全采用Unary架構(gòu)，當(dāng)它的DNL值達(dá)到0.5LSB時(shí)，它的電流源部分所消耗的芯片面積為Aunit。那么由式2-5可知，Hybrid架構(gòu)DAC的DNL同樣達(dá)全 0.5LSB時(shí)，電流源部分就要消耗2B+1·Aunit，的芯片面積。14位DAC中Binary的位數(shù)從14位到O位變化時(shí)，DNL達(dá)到O.5LSB時(shí)電流源面積的變化過(guò)程

34、如圖2-3中遞減柱狀圖所示。DAC不僅要滿足DNL的要求，同時(shí)也要滿足INL的要求。根據(jù)公式2-4可知，如果I4位DAC的INL要求達(dá)到2LSB，那么無(wú)論如何分段，DAC電流源的面積都等于28·Aunit，如圖2-3中黑線所示。從圖中可看出較為合理的Binary的位數(shù)應(yīng)小于6位。根據(jù)目標(biāo)工藝庫(kù)中數(shù)字單元的面積進(jìn)行估算，每一個(gè)電流源單元對(duì)應(yīng)的數(shù)字電路面積約為0.3·Aunit，若14位DAC全部采用unary架構(gòu)，那么數(shù)字電路所消耗的面積約為0.3*214·Aunit，圖2-3中的遞增柱狀圖表示了數(shù)字電路部分隨分段點(diǎn)的變化過(guò)程。根據(jù)上面的分析并結(jié)合圖2-3可看出，對(duì)

35、于14位DAC，當(dāng)Binary架構(gòu)為5位Unary架構(gòu)為9位時(shí)，理論上DAC不但滿足DNL<=0.5LsB，INL<=2LsB的要求，而且消耗的面積最小。但是，當(dāng)unary架構(gòu)的位數(shù)超過(guò)8位以后，溫度計(jì)編碼電路的復(fù)雜度以及消耗的面積就會(huì)相當(dāng)大。例如9位unary架構(gòu)的C-S DAC，其溫度計(jì)編碼電路則需要512個(gè)編碼輸出。因此，這里將9位Unary架構(gòu)再分成兩段，分別為5位和4位，這樣就只有25+24=48個(gè)溫度計(jì)碼輸出。基于以上考慮，本文將14位C-S DAC分成了5+4+5的Hybrid架構(gòu)，其中高9位采用Unary架構(gòu)(5+4分段結(jié)構(gòu))，低5位采用Binary架構(gòu)。圖2-3

36、14位Hybrid構(gòu)架C-S DAC分段點(diǎn)選擇2.1.3 C-S DAC 編碼電路架構(gòu)在上一節(jié)中，14位C-S DAC被分成了5+4+5的Hybrid架構(gòu)，由于低5位采用了Binary架構(gòu)，從而不需要數(shù)字編碼電路;由于高9位采用了Unary架構(gòu)，所以它需要溫度計(jì)編碼電路將輸入信號(hào)轉(zhuǎn)換成溫度計(jì)碼。目前C- 5DAC的溫度計(jì)編碼電路主要有兩種架構(gòu)，一種是Row-Column編碼架構(gòu)，一種是Bit-Slice編碼架構(gòu)。圖2-4(a)為Row-column編碼架構(gòu)的布局方式。如圖所示，這種編碼布局方式必須在一整行的電流源打開(kāi)之后才能選取下一行中的電流源，因此在X軸或Y軸方向上的系統(tǒng)誤差會(huì)被累積，從而會(huì)

37、造成很大的INL誤差。另外，這種編碼布局方式必須將“本地”的解碼器放在電流源陣列中，如圖2-4(a)所示，這樣會(huì)使得電流源陣列的而積變得很大，從而影響電流源單元的匹配程度。除此之外，這種編碼布局方式還會(huì)使數(shù)字電路中的開(kāi)關(guān)噪聲禍合到模擬電路的信號(hào)線上，從而降低DAC的動(dòng)態(tài)性能。圖2-4(b)為Bit-slice編碼架構(gòu)的布局方式。這種編碼布局方式與Row-Column編碼布局方式的不同之處在于，它不需要“本地”的編碼器，因此電流源陣列中只有電流源管，而沒(méi)有任何其它電路元件，這樣電流源陣列的面積會(huì)減小很多，電流源管之間的匹配性會(huì)得到很大提高。另外，電流源陣列受到數(shù)字電路的開(kāi)關(guān)噪聲的影響也會(huì)減小很多

38、，從而DAC的動(dòng)態(tài)特性也會(huì)較Row-Column編碼架構(gòu)高很多。圖 2-4 DAC 編碼電路構(gòu)架2.1.4 C-S DAC電流源單元結(jié)構(gòu)對(duì)于C-S DAC來(lái)說(shuō)，電流源單元的設(shè)計(jì)是整個(gè)DAC設(shè)計(jì)的關(guān)鍵，目前C-S DAC電流源單元有多種類型，可以針對(duì)不同的性能約束來(lái)進(jìn)行選擇。這里主要討論4種主要結(jié)構(gòu)，如圖2-5所示。圖 2-5 C-S DAC 電流源單元結(jié)構(gòu)圖2-5(a)和(b)是用NMOS構(gòu)成的電流源單元，(c)與(d)是用PMOS構(gòu)成的電流源單元。NMOS與PMOS的電流源單元之間主要有兩點(diǎn)區(qū)別。第一，PMOS電流源單元，其輸出電壓可以達(dá)到地電位，而NMOS的最低輸出電位是電流源單元所消耗的

39、總過(guò)驅(qū)動(dòng)電壓;第二，PMOS管相對(duì)于NMOS管具有較小的漏電流失配。因此，根據(jù)設(shè)計(jì)要求，本文選擇PMOS電流源單元。圖2-5(d)是Cascode結(jié)構(gòu)的PMOS電流源單元，它相對(duì)于圖(c)的單管電流源來(lái)說(shuō)，具有較大的輸出阻抗。另外，根據(jù)Cascode結(jié)構(gòu)的屏蔽特性，它能有效的屏蔽開(kāi)關(guān)管上的噪聲信號(hào)對(duì)電流源管的干擾。不過(guò)這種結(jié)構(gòu)要多消耗一個(gè)過(guò)驅(qū)動(dòng)電壓，在低壓應(yīng)用中就并不是一個(gè)很好的選擇。針對(duì)本課題3.3V的電源電壓要求，本文選擇如圖2-5(d)所示的PMOS，Caseode電流源單元。2.2 C-S DAC行為級(jí)建模要想設(shè)計(jì)一個(gè)高精度的混合信號(hào)集成電路離不開(kāi)精確的電路模型。目前BSIM leve

40、l3模型已經(jīng)能夠很好的模擬晶體管的特性，它包含了很多的晶體管效應(yīng)，模型復(fù)雜度較高。但是，如果在大規(guī)模混合信號(hào)IC設(shè)計(jì)的開(kāi)始階段就用此模型，無(wú)疑會(huì)延長(zhǎng)設(shè)計(jì)時(shí)間并增大硬件消耗。因此，在大規(guī)模電路設(shè)計(jì)的開(kāi)始階段一般使用簡(jiǎn)單的模型來(lái)模擬電路的主要特性。一般說(shuō)來(lái)，根據(jù)不同的設(shè)計(jì)需要，有多種不同層次的模型，目前主要分為以下3種，其模型層次越低，對(duì)真實(shí)電路的反映就越真實(shí).行為級(jí)模型:可使用Matlab、C、Verilog一AMS等工具和語(yǔ)言來(lái)進(jìn)行仿真;晶體管級(jí)或電路級(jí):可使用Hspice、Speetre等工具進(jìn)行仿真;版圖級(jí):可使用Nanosim、Hspice、Speetre等工具進(jìn)行仿真。在本節(jié)中將討論C

41、-S DAC的行為級(jí)電路模型，并使用Verilog-AMS和Hspice來(lái)仿真DAC的靜態(tài)和動(dòng)態(tài)特性，主要包括:電流源單元的匹配誤差對(duì)SNDR、SFDR的影響;電流源輸出阻抗對(duì)INL、SNDR、SFDR的影響;寄生電阻、電容對(duì)DAC建立時(shí)一間的影響;電路噪聲對(duì)SNR的影響等。通過(guò)這些行為級(jí)的計(jì)算和仿真，可以快速把握DAC的設(shè)計(jì)約束條件，并且可以直接利用這些分析結(jié)果對(duì)設(shè)計(jì)進(jìn)行優(yōu)化。電路的行為級(jí)建模需要反映建模對(duì)象的主要特性。在對(duì)C-SDAC進(jìn)行行為級(jí)建模之前，有必要了解C-SDAC設(shè)計(jì)時(shí)需要考慮的主要因素和需要對(duì)哪些方面進(jìn)行建模研究。因此，下面將首先介紹C-SDAC的主要誤差來(lái)源。2.2.1 C

42、-S DAC的誤差來(lái)源C-S DAC中的誤差主要分為兩大類:靜態(tài)誤差和動(dòng)態(tài)誤差。這兩類誤差由多種誤差來(lái)源組成，如圖2-6所示。 隨機(jī)誤差（匹配誤差） 靜態(tài)誤差 電流源輸出阻抗 系統(tǒng)誤差 邊界效應(yīng) 布線降壓DAC中的誤差 梯度誤差 開(kāi)關(guān)對(duì)中共源極電壓擾動(dòng) 動(dòng)態(tài)誤差 高平時(shí)電流源輸出阻抗 開(kāi)關(guān)管的時(shí)鐘饋通 開(kāi)關(guān)信號(hào)之間的不同步圖2-6 C-S DAC 中的誤差圖2-6中的邊界效應(yīng)、布線壓降以及梯度誤差是與版圖布局緊密相關(guān)的。 由于器件之間的失配以及電流源有限的輸出阻抗對(duì)DAC的靜態(tài)和動(dòng)態(tài)性能影響很大，所以這兩點(diǎn)需要重點(diǎn)研究。開(kāi)關(guān)管中共源極電壓的擾動(dòng)、時(shí)鐘饋通等效應(yīng)都是由于器件的寄生電阻、電容所引起

43、的，下面也將對(duì)其進(jìn)行建模分析。2.2.2 C-S DAC 行為級(jí)模型圖2-7 電流源單元行為級(jí)建模C-S DAC電流源單元的行為級(jí)模型如圖2-7所示。圖中左半邊所示的電流源單元可以用右邊的行為級(jí)模型來(lái)模擬，其中Iout，表示DAC電流源管(CS)理想的輸出電流，Rout表示Cascode結(jié)構(gòu)的電流源的輸出阻抗，Cout表示共源共柵管(Cas)漏端的寄生電容，Rsw為開(kāi)關(guān)管(Swa或Swb)的導(dǎo)通電阻，CSw為開(kāi)關(guān)管(Swa或Swb)源端的寄生電容，Rl與Cl分別是輸出端的負(fù)載電阻與負(fù)載電容。在C-S DAC中，大的電流源管通常是由單位電流源管并聯(lián)得到的，因此大的電流源單元與單位電流源單元的輸出

44、阻抗是不同的，即大的電流源單元的輸出阻抗較小。以Binary編碼方式的DAC為例，輸出電流是輸入信號(hào)的函數(shù)，如式2-6所示。 (2-6) 其中，ILSB是單位電流源的電流，X表示數(shù)字輸入字，bm表示第m位。由式2-7和式2-6可以看出，DAC電流源總的輸出電導(dǎo)Gtot與輸入信號(hào)的關(guān)系為： (2-7) 現(xiàn)在假設(shè)對(duì)輸入信號(hào)進(jìn)行變換，一部分電流源開(kāi)關(guān)將電流從負(fù)向端切換到正向端，而剩余的電流開(kāi)關(guān)將電流從正向端切換到負(fù)向端。圖2-8表示了這種變換關(guān)系，其中圖(a)是開(kāi)關(guān)轉(zhuǎn)換前的模型狀態(tài)，圖(b)是開(kāi)關(guān)轉(zhuǎn)換后的模型狀態(tài)。另外，S表示拉普拉斯算子。圖2-8 電流源開(kāi)關(guān)切換模型從圖中可以看出，電流源的電流經(jīng)過(guò)

45、電阻時(shí)會(huì)有一部分損失，并且寄生電容會(huì)影響系統(tǒng)的建立時(shí)間，引起與信號(hào)相關(guān)的建立誤差。圖2-8所示模型是基本電路模型，在此基礎(chǔ)上稍加改動(dòng)，就可以獲得更具有針對(duì)性的模型，這將在以下各小節(jié)加以闡述。(l)電流源輸出阻抗與INL的關(guān)系圖2-9 電流源輸出阻抗與INL的關(guān)系圖2-9(a)為DAC的簡(jiǎn)單模型，這里只考慮了電流源有限輸出阻抗這個(gè)誤差因素，其中D1，D2，DN代表單位電流源的序列號(hào)，N表示單位電流源總的個(gè)數(shù)。對(duì)于m位DAC來(lái)說(shuō)，共有N=2m-1個(gè)單位電流源。圖中1Lsb，r0分別代表單位電流源的電流與輸出阻抗，Rl為DAC的輸出負(fù)載電阻。(2)電流源輸簡(jiǎn)化行為級(jí)建模使用圖2-8所示的DAC模型可

46、以描述電流源輸出阻抗與SFDR之間的關(guān)系。這里暫不考慮寄生電容與寄身電感的影響，經(jīng)過(guò)簡(jiǎn)化后的DAC模型如圖2-10所示。圖2-10 簡(jiǎn)化的電流源行為級(jí)建模第三章 LVDS 驅(qū)動(dòng)器3.1 LVDS 驅(qū)動(dòng)器Block 圖3-1 LVDS驅(qū)動(dòng)器BlockLVDS驅(qū)動(dòng)器產(chǎn)生的LVDS信號(hào)被LVDS接收器接收，產(chǎn)生200M時(shí)鐘信號(hào)。S5控制傳輸門的導(dǎo)通；S5=0時(shí)，電路工作在典型模式，產(chǎn)生200M時(shí)鐘信號(hào)LVDS_OUT，提供給后續(xù)電路；S5=1時(shí)，電路工作在測(cè)試模式，經(jīng)分頻器后產(chǎn)生6.25M的輸出LVDS_OUT_TEST信號(hào)。3.2 LVDS驅(qū)動(dòng)器結(jié)構(gòu)圖3-2 LVDS驅(qū)動(dòng)器結(jié)構(gòu)LVDS輸出的電流信

47、號(hào)本來(lái)就比較小，經(jīng)過(guò)長(zhǎng)距離的傳輸線后，接收端檢測(cè)到的信號(hào)會(huì)削減很大。為了將信號(hào)放大以達(dá)到邏輯電平值，必須通過(guò)預(yù)放大電路將信號(hào)放大到一定幅度。第二級(jí)的鎖存器結(jié)構(gòu)是帶有輸出級(jí)和內(nèi)部遲滯的完整比較器電路，其輸出端實(shí)現(xiàn)了差分到單級(jí)的轉(zhuǎn)換，也提高了驅(qū)動(dòng)能力。圖3-3 開(kāi)關(guān)結(jié)構(gòu)由于系統(tǒng)需要的是1.2V數(shù)字信號(hào)，而發(fā)送器發(fā)過(guò)來(lái)的是2.5V模擬信號(hào)。因此，接收器信號(hào)需要經(jīng)過(guò)電平轉(zhuǎn)換后再提供給后續(xù)電路使用。圖3-4 緩沖結(jié)構(gòu)3.3 TEST Block圖3-5 TEST BlockLVDS接收器輸出的200M時(shí)鐘通過(guò)兩個(gè)傳輸門分別工作在TEST模式與正常工作模式下，當(dāng)S5=1時(shí)，上方的傳輸門導(dǎo)通，下方的傳輸門截

48、止，LVDS信號(hào)經(jīng)分頻器后產(chǎn)生6.25M的時(shí)鐘信號(hào)LVDS_OUT_TEST；當(dāng)S5=0時(shí)，下方的傳輸門導(dǎo)通，上方的傳輸門截止，電路工作在正常工作模式，為后續(xù)電路提供200M時(shí)鐘信號(hào)。 3.4 AC 仿真LVDS驅(qū)動(dòng)器電路預(yù)放大鎖存比較器電路第一級(jí)、前兩級(jí)、前三級(jí)、前四級(jí)的增益分別如下如所示：圖3-6 TT corner圖3-7 FF HVLT corner圖3-8 SS HVLT corner3.5 遲滯特性各Corner下LVDS驅(qū)動(dòng)器電路的遲滯特性如下如所示： 圖3-9 TT corner圖3-10 FF HVLT corner圖3-11 FF LVHT corner圖3-12 SS L

49、VHT corner圖3-13 SS LVLT corner各Corner下對(duì)電路的遲滯特性進(jìn)行仿真驗(yàn)證得到如下結(jié)果。結(jié)果表明，各Corner下LVDS驅(qū)動(dòng)器電路的遲滯電壓處于（52mV，100mV）的范圍內(nèi)。其中，最小遲滯電壓出現(xiàn)在FF HVLT下，為52mV。SS LVLT下為60mV。圖3-14 FF HVLT corner圖3-15 SS LVLT corner圖3-16 FF LVHT corner圖3-17 TT corner圖3-18 SS LVHT corner3.6 噪聲參數(shù)圖3-19 LVDS結(jié)構(gòu)噪聲圖High Pass Filter參數(shù)：C=100p，R=10K。第一級(jí)H

50、igh Pass Filter、前兩級(jí)、前三級(jí)的Noise Figure分別如下圖所示。圖3-20 TT corner圖3-21 FF HVLT corner圖3-22 FF LVHT corner圖3-23 SS LVHT corner圖3-24 SS LVLT corner3.7 功率耗散TT Corner下電路的I_avdd、I_dvdd值分別如下圖所示：圖3-25 功率耗散3.8 掉電泄漏圖3-26 掉電泄漏3.9 抖動(dòng)仿真JCCRMS=1.1778p圖3-27 抖動(dòng)仿真3.10 仿真結(jié)果圖3-28 工藝角的平均仿真結(jié)果第四章 結(jié)束語(yǔ)數(shù)模轉(zhuǎn)換系統(tǒng)中，基準(zhǔn)源的性能與DAC的量化精度緊密相

51、關(guān)。隨著DAC精度的不斷提高，精確、穩(wěn)定的基準(zhǔn)源電路成為數(shù)模轉(zhuǎn)換系統(tǒng)中的關(guān)鍵電路模塊。在CMOS技術(shù)中，為了能夠在一個(gè)較寬的溫度范圍內(nèi)獲得隨溫度變化較小的基準(zhǔn)電壓，帶隙基準(zhǔn)電路是較為合適的選擇。但CMOS帶隙基準(zhǔn)也有其固有的非理想性:首先，與CMOS工藝兼容的垂直PNP管具有較低的p值，因此PNP管基區(qū)等效串聯(lián)電阻的影響不可忽略;其次，CMOS運(yùn)放的失調(diào)電壓將會(huì)使基準(zhǔn)輸出產(chǎn)生很大的誤差;另外，由于PNP管射-基極電壓與發(fā)射極電流之間的非嚴(yán)格指數(shù)關(guān)系，需要采用高階溫度補(bǔ)償?shù)姆椒▽⒒妷旱臏仄刂圃诤侠淼姆秶鷥?nèi)。電流源開(kāi)關(guān)控制型號(hào)的不同步，饋通效應(yīng)及信號(hào)交叉點(diǎn)高低對(duì)電流型DAC的動(dòng)態(tài)性能有很大影響

52、，因此，電流開(kāi)關(guān)控制東路設(shè)計(jì)非常關(guān)鍵。本論文詳細(xì)分析了電流開(kāi)關(guān)控制電路設(shè)計(jì)對(duì)電流型DAC動(dòng)態(tài)性能的影響因素, 給出了這些影響因素應(yīng)對(duì)措施, 并實(shí)現(xiàn)了一種結(jié)構(gòu)簡(jiǎn)單的新型電流開(kāi)關(guān)驅(qū)動(dòng)器電路, 采用 0.35um CMOS工藝進(jìn)行仿真驗(yàn)證, 該電流開(kāi)關(guān)驅(qū)動(dòng)器電路功能正確。目前, 所設(shè)計(jì)的電流開(kāi)關(guān)驅(qū)動(dòng)器電路已經(jīng)成功應(yīng)用于-嵌入式14位320M SPS DAC電路模塊中, 芯片測(cè)試結(jié)果表明該 DAC動(dòng)態(tài)性能良好, 本文所設(shè)計(jì)的電流開(kāi)關(guān)驅(qū)動(dòng)器非常適合應(yīng)用于高速電流型 DAC。參考文獻(xiàn)1 VAN DER PLAS G,VANDENBUSSCHE J,SANSENW, eta. lA 14 b it Intr

53、insic Accuracy Q2 Random Walk CMOS DAC .IEEE J. Solid State Circu its.1999, 34(12):1 708 1 718.2 SCHAFFERER B,ADAMS R.A 3 V CMOS 400 mW14 b 1. 4 GS / s DAC form until Carrier Applications / /ISSCC Dig. Tech.Papers,San Francisco, CA, USA,2004，360 361.3 朱樟明, 楊銀堂, 劉莉, 等. 基于高速電流舵數(shù)/模轉(zhuǎn)換器動(dòng)態(tài)性能的電流開(kāi)關(guān)驅(qū)動(dòng)器. 西安電子

54、科技大學(xué)學(xué)報(bào).4 IINK, BUHCH. A10b250Ms Am plea CMOS DAC in 1mm 5 Proe of the 1998 IEEE Solid State Circu its Conlf San Fransiscol: IEEE Press, 1998，0214.致 謝首先感謝我的導(dǎo)師袁藝丹，沒(méi)有他的悉心指導(dǎo)和一貫的支持鼓勵(lì)也就沒(méi)有DAC項(xiàng)目乃至本論文的完成。袁老師淵博的學(xué)識(shí)、活躍的思維、對(duì)學(xué)科的深刻認(rèn)識(shí)和對(duì)IC產(chǎn)業(yè)的深入理解使我獲益良多。他實(shí)事求是的治學(xué)態(tài)度和平易近人的工作作風(fēng)對(duì)我也有潛移默化的影響。袁老師是我永遠(yuǎn)學(xué)習(xí)的楷模。感謝付蓮琪輔導(dǎo)員在我的本科學(xué)習(xí)期間在工

55、作上給予的精心指導(dǎo)，在生活上給予的關(guān)心和幫助。付老師兢兢業(yè)業(yè)、奮斗不息的精神是我在人生道路上需要永遠(yuǎn)學(xué)習(xí)的。再次感謝袁藝丹老師在DAC項(xiàng)目中嚴(yán)謹(jǐn)而細(xì)致的工作。感謝她在本論文的選題、結(jié)構(gòu)的安排直至最終的定稿過(guò)程中，給予我全方位的悉心指導(dǎo)。最后感謝我的家人和朋友，在平時(shí)的生活中給予我鼓勵(lì)和支持。外文資料原文Digital CircuitGlenn Jacobson，Reese O'ConnoDigital circuit definition:Completes with the digital signal to the digital quantity carries onthe ar

56、ithmetic operation and the logic operation electric circuit iscalled the digital circuit, or number system. Because it has the logicoperation and the logical processing function, therefore calls thenumeral logic circuit.Numeral logic circuit classification (according to function minute):1st, combinatory logic electric circuitThe abbreviation combination circuit, it becomes by the mostbasic logical g