移位相加位硬件乘法器電路設(shè)計(jì)

1、 電子技術(shù)課程設(shè)計(jì) -移位相加8位硬件乘法器電路計(jì)學(xué) 院 : 華科學(xué)院專 業(yè) : 通信工程班 級(jí) :通信052201H姓 名 : 張茹學(xué) 號(hào) :200522080122指導(dǎo)教師 :柴婷婷2007年12月30日 一， 設(shè)計(jì)任務(wù)與要求-（3）1， 內(nèi)容2， 要求二， 總體框圖-（3）1， 電路的總體框圖2， 框圖的說明3， 設(shè)計(jì)思路4， 方案設(shè)計(jì)三， 選擇器件與功能模塊-（5）1， 選擇器件各功能模塊及功能說明四， 功能模塊-（8）1， ADDER8B的模塊2， ANDARITH的模塊3， ARICTL的模塊4， REG16B的模塊5， SREG8B的模塊五， 總體設(shè)計(jì)電路圖-（14）1， 總體原

2、理圖2， 仿真波形圖3， 管腳分配圖4， 硬件驗(yàn)證情況六， 心得體會(huì)-（18）移位相加8位硬件乘法器1. 設(shè)計(jì)任務(wù)與要求1內(nèi)容: 由8位加法器構(gòu)成的以時(shí)序邏輯方式設(shè)計(jì)的8位乘法器乘法通過逐向移位加原理來實(shí)現(xiàn)，從被乘數(shù)的最低位開始，若為1，則乘數(shù)左移與上一次和相加；若為0，左移后以全零相加，直至被乘數(shù)的最高位。2要求: (1) 重點(diǎn)掌握VHDL設(shè)計(jì)電路模塊(2) 在掌握8位加法器設(shè)計(jì)的基礎(chǔ)上，進(jìn)一步掌握8×8位乘法器的設(shè)計(jì)；(3)進(jìn)一步學(xué)習(xí)開發(fā)系統(tǒng)，掌握MAX+PLUS II的設(shè)計(jì)流程。二總體框圖 （電路的總體框圖）1， 說明:此電路由五部分組成 2，它們分別是控制器，鎖存器，寄存器，

3、乘法器，加法器。1控制器是一個(gè)乘法器的控制模塊，用來接受實(shí)驗(yàn)系統(tǒng)上的連續(xù)脈沖。2鎖存器起鎖存的作用，它可以鎖存8位乘數(shù)。3移位寄存器起移位的作用，便于被乘數(shù)可以逐位移出。4乘法器功能類似一個(gè)特殊的與非門。5加法器用于8位乘數(shù)和高8位相加。2，設(shè)計(jì)思路：純組合邏輯構(gòu)成的乘法器雖然工作速度比較快，但過于占用硬件資源，難以實(shí)現(xiàn)寬位乘法器，基于PLD器件外接ROM九九表的乘法器則無法構(gòu)成單片系統(tǒng)，也不實(shí)用。這里介紹由八位加法器構(gòu)成的以時(shí)序邏輯方式設(shè)計(jì)的八位乘法器，具有一定的實(shí)用價(jià)值，而且由FPGA構(gòu)成實(shí)驗(yàn)系統(tǒng)后，可以很容易的用ASIC大型集成芯片來完成，性價(jià)比高，可操作性強(qiáng)。其乘法原理是：乘法通過逐項(xiàng)

4、移位相加原理來實(shí)現(xiàn)，從被乘數(shù)的最低位開始，若為1，則乘數(shù)左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數(shù)的最高位。3，方案設(shè)計(jì)：此設(shè)計(jì)是由八位加法器構(gòu)成的以時(shí)序邏輯方式設(shè)計(jì)的八位乘法器，它的核心器件是八加法器，所以關(guān)鍵是設(shè)計(jì)好八位加法器方案一：八位直接寬位加法器，它的速度較快，但十分耗費(fèi)硬件資源，對(duì)于工業(yè)化設(shè)計(jì)是不合理的方案二：由兩個(gè)四位加法器組合八位加法器，其中四位加法器是四位二進(jìn)制并行加法器它的原理簡單，資源利用率和進(jìn)位速度方面都比較好。綜合各方面的考慮，決定采用方案二。 2三，選擇器件與功能模塊1， 選擇器件SREG8B(移位寄存器)；REG16B(16位瑣存器)；ARICT

5、L（運(yùn)算控制器）；ANDARITH(1位乘法器)；ADDER8B（8位加法器）；數(shù)碼管（顯示結(jié)果）。（1）SREG8B的模塊圖SREG8B是一個(gè)移位寄存器，SREG8B有三個(gè)輸入端，分別是clk,load,din7.0。其中clk為時(shí)鐘信號(hào)。一個(gè)輸出端，它是qb。（2）REG16B的模塊圖REG16B是一個(gè)16位鎖存器，REG16B有三個(gè)輸入端，它們分別是clk,clr,d8.0.其中clk為時(shí)鐘信號(hào)。有一個(gè)輸出端，它是q15.0.（3）ARICTL的模塊圖ARICTL是乘法器的控制模塊，ARICTL有兩個(gè)輸入端，它們分別是clk,start。有三個(gè)輸入端，它們分別是clkout,rstall

6、,ariend。(4)ANDARITH的模塊圖ANDARITH是一個(gè)一位乘法器，ANDARITH有兩個(gè)輸入端。它們分別是abin,din7.0。有一個(gè)輸出端，它是dout7.0。（5）ADDER8B的模塊圖ADDER8B是一個(gè)8位加法器，ADDER8B有三個(gè)輸入端，它們分別是cin,a7.0,b7.0。其中a7.0為被乘數(shù)；b7.0為乘數(shù)。有兩個(gè)輸出端，它們分別是s7.0,cout。四，功能模塊（1）ADDER8B模塊設(shè)計(jì)ADDER8B的模塊圖 ADDER8B（8位加法器）的模塊ADDER8B的波形圖ADDER8B模塊的功能：ADDER8B是一個(gè)8位加法器。有三個(gè)輸入端（CIN,A7.0,B7

7、.0）,其中A7.0是被乘數(shù).B7.0是乘數(shù)。ADDER8B起到使兩個(gè)數(shù)相加的作用；即在加法的基礎(chǔ)上才能相乘。所以8位加法器是一個(gè)必不可少的模塊。(2) ANDARITH模塊設(shè)計(jì)ANDARITH的模塊圖ANDARITH(乘法器)的模塊ANDARITH的波形圖ANDARITH模塊的功能：ANDARITH是一個(gè)1位乘法器。有兩個(gè)輸入端（ABIN,DIN7.0）.有一個(gè)輸出端.DOUT7.0。ANDARITH起乘法的作用。它類似于一個(gè)特殊的與門。即當(dāng)ABIN為1時(shí)，DOUT直接輸出DIN,而當(dāng)ABIN為0時(shí)，DOUT輸出“00000000”。(3)ARICTL模塊設(shè)計(jì)ARICTL的模塊圖ARICTL

8、（控制器）的模塊ARICTL的波形圖 ARICTL模塊的功能：ARICTL是一個(gè)乘法器的控制模塊。為了接受實(shí)驗(yàn)系統(tǒng)上的連續(xù)脈沖。有兩個(gè)輸入端（CLK,START）;其中START信號(hào)的上跳沿及其高電平有兩個(gè)功能，即16位寄存器清零和被乘數(shù)A7.0向移位寄存器SREG8B加載；它的低電平則作為乘法使能信號(hào)。CLK為乘法時(shí)鐘信號(hào)。有三個(gè)輸出（CLKOUT,RSTALL,ARIEND）。（4）REG16B模塊設(shè)計(jì)REG16B的模塊REG16B(鎖存器)的模塊REG16B的波形圖REG16B模塊的功能：REG16B是一個(gè)16位鎖存器。有三個(gè)輸入端（CLK,CLR,D8.0）;其中CLK為時(shí)鐘信號(hào)。有一

9、個(gè)輸出端（Q15.0）。16位鎖存器主要為了鎖存一些數(shù)，便于以后程序應(yīng)用。（5）SREG8B模塊設(shè)計(jì)SREG8B的模塊圖SREG8B(移位寄存器)的模塊圖SREG8B的波形圖SREG8B模塊的功能：SREG8B是一個(gè)移位寄存器。有三個(gè)輸入端（CLK,LOAD,DIN7.0）;當(dāng)被乘數(shù)被加載于8位右移寄存器后，隨著每一時(shí)鐘節(jié)拍，最低位在前，由低位至高位逐位移出。有一個(gè)輸出端（QB）。五.總體設(shè)計(jì)電路圖說明原理圖：本乘法器由五個(gè)模塊組成，其中ARICTL是乘法運(yùn)算控制電路，它的START信號(hào)上的上跳沿與高電平有2個(gè)功能，即16位寄存器清零和被乘數(shù)A7.0向移位寄存器SREG8B加載；它的低電平則作

10、為乘法使能信號(hào)，乘法時(shí)鐘信號(hào)從ARICTL的CLK輸入。當(dāng)被乘數(shù)被加載于8位右移寄存器SREG8B后，隨著每一時(shí)鐘節(jié)拍，最低位在前，由低位至高位逐位移出。當(dāng)為1時(shí)，一位乘法器ANDARITH打開，8位乘數(shù)B7.0在同一節(jié)拍進(jìn)入8位加法器，與上一次鎖存在16位鎖存器REG16B中的高8位進(jìn)行相加，其和在下一時(shí)鐘節(jié)拍的上升沿被鎖進(jìn)此鎖存器。而當(dāng)被乘數(shù)的移出位為0時(shí)，一位乘法器全零輸出。如此往復(fù)，直至8個(gè)時(shí)鐘脈沖后，由ARICTL的控制，乘法運(yùn)算過程自動(dòng)中止，ARIEND輸出高電平，乘法結(jié)束。此時(shí)REG16B的輸出即為最后的乘積。2. 時(shí)序仿真結(jié)果（以下是8位乘法器頂層設(shè)計(jì)的仿真波形圖）從上面的波形

11、圖看出，當(dāng)9FH和FDH相乘時(shí)，第一個(gè)時(shí)鐘上升沿后，其移位相加的結(jié)果（在REG16B端口）是4F80H,第8個(gè)上升沿后，最終相乘結(jié)果是9D23H。3. 管腳分配圖4，實(shí)驗(yàn)下載驗(yàn)證情況由于我們實(shí)驗(yàn)室采用GW48系列EDA系統(tǒng)平臺(tái)，根據(jù)GW48系統(tǒng)和乘法器原理，定義管腳是：ARIEND接PIO39（D8），乘法運(yùn)算時(shí)鐘CLK接Clock0,清零及啟動(dòng)運(yùn)算信號(hào)START由鍵8（PIO38）控制，乘數(shù)B7.0接PIO58-PIO66（由鍵2，鍵1輸入8位二進(jìn)制數(shù)），被乘數(shù)A7.0接PIO47-PIO54（由鍵4，鍵3輸入8位二進(jìn)制數(shù)），乘積輸出DOUT15.0 接PIO31-PIO16。編譯，綜合后向

12、目標(biāo)苡片下載適配后的邏輯設(shè)計(jì)文件。下載適配后，鍵8輸入高電平時(shí)，乘積鎖存器清零，乘數(shù)和被乘數(shù)值加載；低電平時(shí)開始乘法操作，8個(gè)脈沖后乘法結(jié)束，乘積顯示在數(shù)碼管85位，高位在左。例如：我們?cè)诔藬?shù)和被乘數(shù)都輸入08H，鍵8輸入低電平，8個(gè)脈沖后在高四個(gè)數(shù)碼管顯示0040H，實(shí)驗(yàn)證明成功。心得體會(huì)通過三周的電子設(shè)計(jì)的數(shù)字部分EDA設(shè)計(jì)，我們掌握了系統(tǒng)的數(shù)字電子設(shè)計(jì)的方法，也知道了實(shí)驗(yàn)調(diào)試適配的具體操作方法。在設(shè)計(jì)過程中，我們遇到了各種問題，在老師的指導(dǎo)下和我們自己的努力，克服了各種問題，最后得到了成功。但是我也發(fā)現(xiàn)了一些問題，我們無法解決。如：在ARICTL控制器模塊中有一個(gè)警告，還有在適配后得到頻率高的執(zhí)行速度還要慢一些等等。總之，這次設(shè)計(jì)使我掌握了很多有用的經(jīng)驗(yàn)也學(xué)到了很多在書本上學(xué)不到知識(shí)，為以后的學(xué)習(xí)和工作打下堅(jiān)實(shí)的基礎(chǔ)通過這次設(shè)計(jì)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了更加濃厚的興趣。特別是當(dāng)每一個(gè)子模塊編寫調(diào)試成功時(shí)，心里特別的開心。但是在編寫頂層文件的程序時(shí)，遇到了不少問題，特別是各元件之間的連接，以及信號(hào)的定義，總是有錯(cuò)誤，在細(xì)心的檢查下，終于找出了錯(cuò)誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。器件的選擇也很重要,只有選擇合適的器件,才能正確的編譯,從而能更好的做好本次試驗(yàn)!通過這次課程設(shè)計(jì)使