移位相加位硬件乘法器電路設計

1、 電子技術課程設計 -移位相加8位硬件乘法器電路計學 院 : 華科學院專 業(yè) : 通信工程班 級 :通信052201H姓 名 : 張茹學 號 :200522080122指導教師 :柴婷婷2007年12月30日 一， 設計任務與要求-（3）1， 內容2， 要求二， 總體框圖-（3）1， 電路的總體框圖2， 框圖的說明3， 設計思路4， 方案設計三， 選擇器件與功能模塊-（5）1， 選擇器件各功能模塊及功能說明四， 功能模塊-（8）1， ADDER8B的模塊2， ANDARITH的模塊3， ARICTL的模塊4， REG16B的模塊5， SREG8B的模塊五， 總體設計電路圖-（14）1， 總體原

2、理圖2， 仿真波形圖3， 管腳分配圖4， 硬件驗證情況六， 心得體會-（18）移位相加8位硬件乘法器1. 設計任務與要求1內容: 由8位加法器構成的以時序邏輯方式設計的8位乘法器乘法通過逐向移位加原理來實現，從被乘數的最低位開始，若為1，則乘數左移與上一次和相加；若為0，左移后以全零相加，直至被乘數的最高位。2要求: (1) 重點掌握VHDL設計電路模塊(2) 在掌握8位加法器設計的基礎上，進一步掌握8×8位乘法器的設計；(3)進一步學習開發(fā)系統，掌握MAX+PLUS II的設計流程。二總體框圖 （電路的總體框圖）1， 說明:此電路由五部分組成 2，它們分別是控制器，鎖存器，寄存器，

3、乘法器，加法器。1控制器是一個乘法器的控制模塊，用來接受實驗系統上的連續(xù)脈沖。2鎖存器起鎖存的作用，它可以鎖存8位乘數。3移位寄存器起移位的作用，便于被乘數可以逐位移出。4乘法器功能類似一個特殊的與非門。5加法器用于8位乘數和高8位相加。2，設計思路：純組合邏輯構成的乘法器雖然工作速度比較快，但過于占用硬件資源，難以實現寬位乘法器，基于PLD器件外接ROM九九表的乘法器則無法構成單片系統，也不實用。這里介紹由八位加法器構成的以時序邏輯方式設計的八位乘法器，具有一定的實用價值，而且由FPGA構成實驗系統后，可以很容易的用ASIC大型集成芯片來完成，性價比高，可操作性強。其乘法原理是：乘法通過逐項

4、移位相加原理來實現，從被乘數的最低位開始，若為1，則乘數左移后與上一次的和相加；若為0，左移后以全零相加，直至被乘數的最高位。3，方案設計：此設計是由八位加法器構成的以時序邏輯方式設計的八位乘法器，它的核心器件是八加法器，所以關鍵是設計好八位加法器方案一：八位直接寬位加法器，它的速度較快，但十分耗費硬件資源，對于工業(yè)化設計是不合理的方案二：由兩個四位加法器組合八位加法器，其中四位加法器是四位二進制并行加法器它的原理簡單，資源利用率和進位速度方面都比較好。綜合各方面的考慮，決定采用方案二。 2三，選擇器件與功能模塊1， 選擇器件SREG8B(移位寄存器)；REG16B(16位瑣存器)；ARICT

5、L（運算控制器）；ANDARITH(1位乘法器)；ADDER8B（8位加法器）；數碼管（顯示結果）。（1）SREG8B的模塊圖SREG8B是一個移位寄存器，SREG8B有三個輸入端，分別是clk,load,din7.0。其中clk為時鐘信號。一個輸出端，它是qb。（2）REG16B的模塊圖REG16B是一個16位鎖存器，REG16B有三個輸入端，它們分別是clk,clr,d8.0.其中clk為時鐘信號。有一個輸出端，它是q15.0.（3）ARICTL的模塊圖ARICTL是乘法器的控制模塊，ARICTL有兩個輸入端，它們分別是clk,start。有三個輸入端，它們分別是clkout,rstall

6、,ariend。(4)ANDARITH的模塊圖ANDARITH是一個一位乘法器，ANDARITH有兩個輸入端。它們分別是abin,din7.0。有一個輸出端，它是dout7.0。（5）ADDER8B的模塊圖ADDER8B是一個8位加法器，ADDER8B有三個輸入端，它們分別是cin,a7.0,b7.0。其中a7.0為被乘數；b7.0為乘數。有兩個輸出端，它們分別是s7.0,cout。四，功能模塊（1）ADDER8B模塊設計ADDER8B的模塊圖 ADDER8B（8位加法器）的模塊ADDER8B的波形圖ADDER8B模塊的功能：ADDER8B是一個8位加法器。有三個輸入端（CIN,A7.0,B7

7、.0）,其中A7.0是被乘數.B7.0是乘數。ADDER8B起到使兩個數相加的作用；即在加法的基礎上才能相乘。所以8位加法器是一個必不可少的模塊。(2) ANDARITH模塊設計ANDARITH的模塊圖ANDARITH(乘法器)的模塊ANDARITH的波形圖ANDARITH模塊的功能：ANDARITH是一個1位乘法器。有兩個輸入端（ABIN,DIN7.0）.有一個輸出端.DOUT7.0。ANDARITH起乘法的作用。它類似于一個特殊的與門。即當ABIN為1時，DOUT直接輸出DIN,而當ABIN為0時，DOUT輸出“00000000”。(3)ARICTL模塊設計ARICTL的模塊圖ARICTL

8、（控制器）的模塊ARICTL的波形圖 ARICTL模塊的功能：ARICTL是一個乘法器的控制模塊。為了接受實驗系統上的連續(xù)脈沖。有兩個輸入端（CLK,START）;其中START信號的上跳沿及其高電平有兩個功能，即16位寄存器清零和被乘數A7.0向移位寄存器SREG8B加載；它的低電平則作為乘法使能信號。CLK為乘法時鐘信號。有三個輸出（CLKOUT,RSTALL,ARIEND）。（4）REG16B模塊設計REG16B的模塊REG16B(鎖存器)的模塊REG16B的波形圖REG16B模塊的功能：REG16B是一個16位鎖存器。有三個輸入端（CLK,CLR,D8.0）;其中CLK為時鐘信號。有一

9、個輸出端（Q15.0）。16位鎖存器主要為了鎖存一些數，便于以后程序應用。（5）SREG8B模塊設計SREG8B的模塊圖SREG8B(移位寄存器)的模塊圖SREG8B的波形圖SREG8B模塊的功能：SREG8B是一個移位寄存器。有三個輸入端（CLK,LOAD,DIN7.0）;當被乘數被加載于8位右移寄存器后，隨著每一時鐘節(jié)拍，最低位在前，由低位至高位逐位移出。有一個輸出端（QB）。五.總體設計電路圖說明原理圖：本乘法器由五個模塊組成，其中ARICTL是乘法運算控制電路，它的START信號上的上跳沿與高電平有2個功能，即16位寄存器清零和被乘數A7.0向移位寄存器SREG8B加載；它的低電平則作

10、為乘法使能信號，乘法時鐘信號從ARICTL的CLK輸入。當被乘數被加載于8位右移寄存器SREG8B后，隨著每一時鐘節(jié)拍，最低位在前，由低位至高位逐位移出。當為1時，一位乘法器ANDARITH打開，8位乘數B7.0在同一節(jié)拍進入8位加法器，與上一次鎖存在16位鎖存器REG16B中的高8位進行相加，其和在下一時鐘節(jié)拍的上升沿被鎖進此鎖存器。而當被乘數的移出位為0時，一位乘法器全零輸出。如此往復，直至8個時鐘脈沖后，由ARICTL的控制，乘法運算過程自動中止，ARIEND輸出高電平，乘法結束。此時REG16B的輸出即為最后的乘積。2. 時序仿真結果（以下是8位乘法器頂層設計的仿真波形圖）從上面的波形

11、圖看出，當9FH和FDH相乘時，第一個時鐘上升沿后，其移位相加的結果（在REG16B端口）是4F80H,第8個上升沿后，最終相乘結果是9D23H。3. 管腳分配圖4，實驗下載驗證情況由于我們實驗室采用GW48系列EDA系統平臺，根據GW48系統和乘法器原理，定義管腳是：ARIEND接PIO39（D8），乘法運算時鐘CLK接Clock0,清零及啟動運算信號START由鍵8（PIO38）控制，乘數B7.0接PIO58-PIO66（由鍵2，鍵1輸入8位二進制數），被乘數A7.0接PIO47-PIO54（由鍵4，鍵3輸入8位二進制數），乘積輸出DOUT15.0 接PIO31-PIO16。編譯，綜合后向

12、目標苡片下載適配后的邏輯設計文件。下載適配后，鍵8輸入高電平時，乘積鎖存器清零，乘數和被乘數值加載；低電平時開始乘法操作，8個脈沖后乘法結束，乘積顯示在數碼管85位，高位在左。例如：我們在乘數和被乘數都輸入08H，鍵8輸入低電平，8個脈沖后在高四個數碼管顯示0040H，實驗證明成功。心得體會通過三周的電子設計的數字部分EDA設計，我們掌握了系統的數字電子設計的方法，也知道了實驗調試適配的具體操作方法。在設計過程中，我們遇到了各種問題，在老師的指導下和我們自己的努力，克服了各種問題，最后得到了成功。但是我也發(fā)現了一些問題，我們無法解決。如：在ARICTL控制器模塊中有一個警告，還有在適配后得到頻率高的執(zhí)行速度還要慢一些等等?？傊?，這次設計使我掌握了很多有用的經驗也學到了很多在書本上學不到知識，為以后的學習和工作打下堅實的基礎通過這次設計，進一步加深了對EDA的了解，讓我對它有了更加濃厚的興趣。特別是當每一個子模塊編寫調試成功時，心里特別的開心。但是在編寫頂層文件的程序時，遇到了不少問題，特別是各元件之間的連接，以及信號的定義，總是有錯誤，在細心的檢查下，終于找出了錯誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。器件的選擇也很重要,只有選擇合適的器件,才能正確的編譯,從而能更好的做好本次試驗!通過這次課程設計使