FPGA培訓(xùn)(共44張)

1、FPGA培訓(xùn)2/13/20221全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)第一講內(nèi)容n 可編程邏輯器件概述n ispXP2芯片介紹n FPGA與CPLD的比較n Vrilog HDL編程語(yǔ)言n 編程實(shí)例n ispLEVER7.0開發(fā)環(huán)境n 作業(yè)：數(shù)字時(shí)鐘2/13/20222全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)可編程邏輯器件概述PLD的發(fā)展歷程：2/13/20223全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)PLD的分類按集成度分類:2/13/20224全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)按結(jié)構(gòu)分類 乘積項(xiàng)結(jié)構(gòu)：大部分簡(jiǎn)單PLD和CPLD 查找表結(jié)構(gòu)：大多數(shù)FPGA按編程工藝分類 熔絲(Fuse)型 反熔絲(

2、Anti-fuse)型 EPROM型，紫外線擦除電可編程邏輯器件 EEPROM型 SRAM型：大部分FPGA器件采用此種編程工藝 Flash型2/13/20225全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)簡(jiǎn)單PLD器件被取代的原因n陣列規(guī)模小，資源不夠用于設(shè)計(jì)數(shù)字系統(tǒng)n片內(nèi)寄存器資源不足，難以構(gòu)成豐富的時(shí)序電路nI/O不夠靈活n編程不便，需專用的編程工具2/13/20226全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)FPGA/CPLD被廣泛采用的原因n規(guī)模越來(lái)越大，單片邏輯門數(shù)已愈千萬(wàn)。n開發(fā)過程投資小。FPGA/CPLD芯片在出廠前都經(jīng)過了嚴(yán)格的測(cè)試，而且設(shè)計(jì)靈活，發(fā)現(xiàn)錯(cuò)誤可直接更改設(shè)計(jì)，減少了投片風(fēng)險(xiǎn)。

3、n用FPGA/CPLD試制功能樣機(jī)，能以最快速度占領(lǐng)市場(chǎng)。有些領(lǐng)域，標(biāo)準(zhǔn)協(xié)議發(fā)展太快，設(shè)計(jì)ASIC根不上技術(shù)更新速度，只能依靠FPGA/CPLD完成系統(tǒng)研制與開發(fā)。nFPGA/CPLD開發(fā)工具智能化，功能強(qiáng)大。n新型FPGA內(nèi)嵌CPU或DSP內(nèi)核，支持軟硬件協(xié)同設(shè)計(jì)，可作為SOPC硬件平臺(tái)。2/13/20227全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)2/13/20228全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)XP2基本結(jié)構(gòu)JTAG & SPI PortssysCLOCK PLLs Frequency Synthesis-Up to 4 per deviceEnhanced Configurat

4、ion Logicincludes Dual Boot, Decryption & TransFRPre-EngineeredSource SynchronousSupport:DDR2 400MbpsGeneric 750MbpsOn-Chip OscillatorFlashFlexible sysIO Buffers: LVCMOS, HSTL,SSTL, LVDS, + DSP BlocksMultiply and Accumulate Support ForUp to 32 18X18 MultiplierssysMEM Block RAM 18Kbit Dual PortUp

5、 to 885KbitsProgrammable Function Units (PFUs) Up to 40K LUTsFlexible Routing Optimized for Speed, Cost and Routability2/13/20229全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn) DeviceXP2-5XP2-8XP2-17XP2-30XP2-40LUTs (K)58172940EBR SRAM Blocks912152148EBR SRAM (Kbits)166221276387885Distributed RAM (Kbits)1018355683# 18x18 Multip

6、liers1216202832PLLs22444Package & IO Combinations132-ball csBGA (8x8mm)8686144-pin TQFP (20 x20mm)100100208-pin PQFP (28x28mm)146146146256-ball ftBGA (17x17mm)172201201201484-ball fpBGA (23x23mm)358363363672-ball fpBGA (27x27mm)472540查找表（Look-Up-Table)簡(jiǎn)稱為L(zhǎng)UT，LUT本質(zhì)上就是是一個(gè)RAM。它把數(shù)據(jù)事先寫入RAM后，每當(dāng)輸入一個(gè)信號(hào)就

7、等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出。 2/13/202210全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)FPGA/CPLD比較2/13/202211全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)什么是什么是Verilog HDLVerilog HDL？ Verilog HDL Verilog HDL是一種硬件描述語(yǔ)言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象是一種硬件描述語(yǔ)言，用于從算法級(jí)、門級(jí)到開關(guān)級(jí)的多種抽象設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門設(shè)計(jì)層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對(duì)象的復(fù)雜性可以介于簡(jiǎn)單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，

8、并可在相同描述中顯和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。式地進(jìn)行時(shí)序建模。Verilog HDLVerilog HDL語(yǔ)言提供了編程語(yǔ)言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)語(yǔ)言提供了編程語(yǔ)言接口，通過該接口可以在模擬、驗(yàn)證期間從設(shè)計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。計(jì)外部訪問設(shè)計(jì)，包括模擬的具體控制和運(yùn)行。Verilog HDLVerilog HDL語(yǔ)言不僅定義了語(yǔ)語(yǔ)言不僅定義了語(yǔ)法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言法，而且對(duì)每個(gè)語(yǔ)法結(jié)構(gòu)都定義了清晰的模擬、仿真語(yǔ)義。因此，用這種語(yǔ)言編寫的模型能夠使用編寫

9、的模型能夠使用Ve r i l o gVe r i l o g仿真器進(jìn)行驗(yàn)證。語(yǔ)言從仿真器進(jìn)行驗(yàn)證。語(yǔ)言從C C編程語(yǔ)言中繼承了編程語(yǔ)言中繼承了多種操作符和結(jié)構(gòu)。多種操作符和結(jié)構(gòu)。Verilog HDLVerilog HDL語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，完整的語(yǔ)言的核心子集非常易于學(xué)習(xí)和使用，完整的硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。硬件描述語(yǔ)言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。Verilog “Tell me how your circuit should behave and I will give youthe hardware that does

10、the job.”2/13/202212全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)功能模塊:2/13/202213全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)結(jié)構(gòu)模塊:2/13/202214全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)RTL綜合:lRegister Transfer Level (RTL) - A type of behavioral modeling, for the purpose of synthesis. Hardware is implied or inferred SynthesizablelSynthesis - Translating HDL to a circuit and the

11、n optimizing the represented circuitlRTL Synthesis - The process of translating a RTL model of hardware into an optimized technology specific gate level implementation2/13/202215全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)RTL綜合:2/13/202216全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)典型綜合流程:2/13/202217全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)典型仿真流程：2/13/202218全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPG

12、A培訓(xùn)基本模塊結(jié)構(gòu)：2/13/202219全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)PORTS聲明：2/13/202220全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)DATA類型聲明：2/13/202221全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)assign語(yǔ)句：2/13/202222全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)assign語(yǔ)句：2/13/202223全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)Always 語(yǔ)句：語(yǔ)句：nIf there are more than one behavioral statement inside an always block, the statements can be gr

13、ouped using the keywords begin and end.n此語(yǔ)句總是循環(huán)執(zhí)行。n只有寄存器類型數(shù)據(jù)能夠在這種語(yǔ)句中被賦值。所有的a l w a y s語(yǔ)句在0時(shí)刻并發(fā)執(zhí)行。2/13/202224全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)阻塞性過程賦值：n賦值操作符是賦值操作符是“=” “=” 。阻塞性過程賦值在其后所有語(yǔ)句執(zhí)行前執(zhí)。阻塞性過程賦值在其后所有語(yǔ)句執(zhí)行前執(zhí)行，即在下一語(yǔ)句執(zhí)行前該賦值語(yǔ)句完成執(zhí)行。如下所示：行，即在下一語(yǔ)句執(zhí)行前該賦值語(yǔ)句完成執(zhí)行。如下所示：na l w a y s (a l w a y s (A A o r o r B B o r o r C i

14、nC i n) )nb e g i nb e g i nn T 1 T 1 = = A A & & B B; ;n T 2 T 2 = = B B & & C i nC i n; ;n T 3 T 3 = = A A & & C i nC i n; ;n C o u t C o u t = = T 1 T 1 | | T 2 T 2 | | T 3T 3; ;ne n de n dnT 1T 1賦值首先發(fā)生，計(jì)算賦值首先發(fā)生，計(jì)算T 1T 1；接著執(zhí)行第二條語(yǔ)句，；接著執(zhí)行第二條語(yǔ)句，T 2T 2被賦值；被賦值；然后執(zhí)行第三條語(yǔ)句，然后執(zhí)行第三條

15、語(yǔ)句，T 3T 3被賦值；依此類推。被賦值；依此類推。nexecuted in the order they are specified in a sequential block2/13/202225全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)非阻塞性過程賦值：n非阻塞性過程賦值使用賦值符號(hào)“ =”。例如：nb e g i nnL o a d = 32;nR e g A = L o a d;nR e g B = S t o r e;ne n dnallow scheduling of assignments without blocking execution of the statements t

16、hat follow in a sequential block .n Recommended: Use Nonblocking assignments for clocked processes when writing synthesizable code.2/13/202226全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)Always 語(yǔ)句：語(yǔ)句：2/13/202227全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)Always 語(yǔ)句：語(yǔ)句：2/13/202228全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)If-Else Statements2/13/202229全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)Case Stat

17、ement2/13/202230全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)Clocked ProcessnNonblocking assignments (=) are used for clockedprocesses2/13/202231全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)Function2/13/202232全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)Function- Multiplier2/13/202233全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)ispLEVER設(shè)計(jì)流程圖 2/13/202234全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)System Stimulation2/13/202235全國(guó)大學(xué)生電

18、子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)實(shí)例：2/13/202236全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)Design Blockmodule counter( clk,clr,f,d,q );input clk;input clr;input 1:0f;input 7:0d;output 7:0q;wire clk;wire clr;wire 1:0f;wire 7:0d;reg 7:0q;always(posedge clk or posedge clr)begin if(clr) q=8h00; else case(f) 2b00: q=d; /loads the counter 2b01: q=q+1;

19、 /counts up 2b10: q=q-1; /counts down 2b11: q=q; endcaseendendmodule2/13/202237全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-FPGA培訓(xùn)Stimulus Blocktimescale 100ps/1ps module tb;/inputreg clk;reg clr;reg 1:0f;reg 7:0d;/outputwire 7:0q;counter tb ( .clk(clk), .clr(clr), .f(f), .d(d), .q(q);initial begin clk = 0; forever #1 clk = clk;endinitial begin clr = 1; d = 8h00; f = 2b00; #10 f = 2b10; #10 f = 2b01; #10 clr = 0; #512 f = 2b11; #10 f = 2b10; #512 f = 2b11;endendmodule2/13/202238全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽-F