電子設計自動化技術答案

1、弟一早1-1 EDA技術與ASIC設計與FPGAF發(fā)有什么關系？ P34答:利用EDA技術進行電子系統(tǒng)設計的最后目標就是完成專用集成電路 ASIC的 設計與實現(xiàn)；FPGA與CPLDa是實現(xiàn)這一途彳空的主流器件。FPGAW CPLD!常也 被稱為可編程專用IC,或可編程ASIC FPGAW CPLD勺應用就是EDAK術有機融 合軟硬件電子設計技術、SoC葉上系統(tǒng))與ASIC設計，以及對自動設計與自動實 現(xiàn)最典型的詮釋。1-2與軟件描述語言相比，VHDL有什么特點？ P6答：編譯器將軟件程序翻譯成基于某種特定 CPU勺機器代碼，這種代碼僅限于這 種CPUB不能移植，并且機器代碼不代表硬件結構，更不

2、能改變CPU勺硬件結構， 只能被動地為其特定的硬件電路結構所利用。綜合器將 VHDLB序轉化的目標就 是底層的電路結構網表文件，這種滿足VHD段計程序功能描述的電路結構，不依 賴于任何特定硬件環(huán)境；具有相對獨立性。綜合器在將VHDL硬件描述語言)表達 的電路功能轉化成具體的電路結構網表過程中，具有明顯的能動性與創(chuàng)造性，它 不就是機械的一一對應式的“翻譯”，而就是根據設計庫、工藝庫以及預先設置 的各類約束條件，選擇最優(yōu)的方式完成電路結構的設計。l-3什么就是綜合？有哪些類型溝合在電子設計自動化中的地位就是什么？ P5什么就是綜合？答:在電子設計領域中綜合的概念可以表示為：將用行為與功能 層次表達

3、的電子系統(tǒng)轉換為低層次的便于具體實現(xiàn)的模塊組合裝配的過程。有哪些類型？答:(1)從自然語言轉換到VHDLS言算法表示，即自然語言綜合。從算法表示轉力到寄存器傳輸級(RegisterTransport Level,RTL), 即從行為 域到結構域的綜合，即行為綜合。(3)從RTLM表示轉換到邏輯門(包括觸發(fā)器) 的表示，即邏輯綜合。(4)從邏輯門表示轉換到版圖表示(ASIC設計)，或轉換到 FPGA勺配置網表文件，可稱為版圖綜合或結構綜合。綜合在電子設計自動化中的地位就是什么 ？答:就是核心地位(見圖1-3) o綜合 器具有更復雜的工作環(huán)境，綜合器在接受VHDLS序并準備又t其綜合前，必須獲得

4、與最終實現(xiàn)設計電路硬件特征相關的工藝庫信息，以及獲得優(yōu)化綜合的諸多約 束條件信息;根據工藝庫與2束條件信息，將VHDLB序轉化成電路實現(xiàn)的相關信 息。1-4在EDA技術中，自頂向下的設計方法的重要意義就是什么 ？ P710答:在EDAK術應用中，自頂向下的設計方法，就就是在整個設計流程中各設計環(huán) 節(jié)逐步求精的過程。1-5 IP在EDA技術的應用與發(fā)展中的意義就是什么 ？ P1112答:IP核具有規(guī)范的接口協(xié)議,良好的可移植與可測試性，為系統(tǒng)開發(fā)提供了可 靠的保證。第二章2-1 敘述 EDA勺 FPGA/CPLD:計流程。P1316答：1、設計輸入（原理圖/HDL文本編輯）;2、統(tǒng)查;3、適地;

5、4、時序仿真與功能 仿真;5、編程下載；6、硬件測試。2-2 IP 就是什么?IP與EDAg術的關系就是什么？ P2426IP就是什么？答:If 就是知識產權核或知識產權模塊，用于ASIC或FPGA/CPLD 中的預先設計好的電路功能模塊。IP與EDAK術的關系就是什么？答:IP在EDA技術開發(fā)中具有十分重要的地位； 與EDA支術的關系分有軟IP、固IP、硬IP:軟IP就是用VHD由硬件描述語言 描述的功能塊,并不涉及用什么具體電路元件實現(xiàn)這些功能；軟IP通常就是以硬 件描述語言HDL源文件的形式出現(xiàn)。固IP就是完成了綜合的功能塊，具有較大 的設計深度，以網表文件的形式提交客戶使用。硬 IP提

6、供設計的最終階段產品: 掩模。2-3敘述ASIC的設計方法。P1819答:ASIC設計方法,按版圖結構及制造方法分有半定制（Semi-custom）與全定制 （Full-custom） 兩種實現(xiàn)方法。全定制方法就是一種基于晶體管級的,手工設計版圖的制造方法。半定制法就是一種約束性設計方式,約束的目的就是簡化設計，縮短設計周期， 降低設計成本，提高設計正確率。半定制法按邏輯實現(xiàn)的方式不同，可再分為工陣列法、標準單元法與可編程邏輯器件法。2-4 FPGA/CPLD在ASIC設計中有什么用途？ P16,18答:FPGA/CPLDfc ASIC設計中，屬于可編程 ASIC的邏輯器件;使設計效率大為提

7、高，上市的時間大為縮短。2-5簡述在基于FPGA/CPL的ED破計流程中所涉及的EDAX具，及其在整個流 程中的作用。P1923答:基于FPGA/CPL購ED破計流程中所涉及的 EDAX具有：設計輸入編輯器（作 用：接受不同的設計輸入表達方式，如原理圖輸入方式、狀態(tài)圖輸入方式、波形 輸入方式以及HDLB文本輸入方式。）;HDL綜合器（作用:HDL綜合器根據工藝庫 與約束條件信息，將設計輸入編輯器提供的信息轉化為目標器件硬件結構細節(jié)的信息,并在數(shù)字電路設計技術、化簡優(yōu)化算法以及計算機軟件等復雜結體進行 優(yōu)化處理）;仿真器（作用:行為模型的表達、電子系統(tǒng)的建模、邏輯電路的驗證 及門級系統(tǒng)的測試）;

8、適配器（作用：完成目標系統(tǒng)在器件上的布局與布線）;下載 堂（作用：把設計結果信息下載到對應的實際器件，實現(xiàn)硬件設計）。第三章3-1 OLMC0俞出邏輯宏單元）有何功能？說明GALM是怎樣實現(xiàn)可編程組合電路與 時序電路的。P3436OLMCT何功能？答:OLMC1元設有多種組態(tài),可配置成專用組合輸出、專用輸入、 組合輸出雙向口、寄存器輸出、寄存器輸出雙向口等。說明GALM是怎樣實現(xiàn)可編程組合電路與時序電路的 ？答:GAL（通用陣列邏輯器 件）就是通過對其中的OLMCt出邏輯宏單元）的編程與三種模式配置（寄存器模 式、復合模式、簡單模式）,實現(xiàn)組合電路與時序電路設計的。3-2什么就是基于乘積項的可

9、編程邏輯結構 ？ P3334,40答:GAL、CPL9類都就是基于乘積項的可編程結構;即包含有可編程與陣列與固 定的或P列的PAL何編程陣列邏輯）器件構成。3-3什么就是基于查找表的可編程邏輯結構 ？ P4041答:FPGA（現(xiàn)場可編程門陣列）就是基于查找表的可編程邏輯結構。3-4 FPGA系列器件中的LAB有何作用？ P4345答:FPGA（Cyclone/Cyclone II） 系列器件主要由邏輯陣列塊 LAB嵌入式存儲器 塊（EAB）、I/O單元、嵌入式硬件乘法器與 PLL等模塊構成;其中LAB（邏輯陣列 塊）由一系列相鄰的LE（邏輯單元）構成的;FPGA可編程資源主要來自邏輯陣列塊 L

10、AB 3-5與傳統(tǒng)的測試技術相比，邊界掃描技術有何優(yōu)點？ P4750答:使用BST（邊界掃描測試）規(guī)范測試，不必使用物理探針，可在器件正常工作時 在系統(tǒng)捕獲測量的功能數(shù)據?？朔鹘y(tǒng)的外探針測試法與“針床”夾具測試法 來無法對IC內部節(jié)點無法測試的難題。3-6解釋編程與配置這兩個概念。P58答：編程：基干電可擦除存儲單元的 EEPROR Flash技術。CPLD一股使用此技術 進行編程。CPL皿編程后改變了電可擦除存儲單元中的信息，掉電后可保存。電 可擦除編程工藝的優(yōu)點就是編程后信息不會因掉電而丟失，但編程次數(shù)有限，編 程的諫度不快。配置：基于SRAMfe找表的編程單元。編程信息就是保存在SRA

11、W的,SRAM在也電后編程信息立即丟失，在下江田后，還需要重新載入編程信息。大部分 FPGA 采用該種編程工藝。該類器件的編程一般稱為配置。對于 SRAhfi FPGAB說,膽 置次數(shù)無限,且速度快;在加電時可隨時更改邏輯；下載信息的保密性也不如電 可擦除的編程。3-7請參閱相關資料，并回答問題：按本章給出的歸類方式，將基于乘積項的可編程邏輯結構的PLD器件歸類為CPLD將基于查找表的可編程邏輯結構的 PLDS什歸類為FPGA那么,APEX系歹1屬于什么類型PLD器件？ MAXII系列又屬于什么 類型的PLD器件？為什么？ P5456答:APEX(Advanced Logic Element

12、Matrix) 系列屬于 FPGAfe型 PL洲件;編程 信息存于SRAW。MAXI系列屬于CPLD類型的PLD器件;編程信息存于 EEPROM 史。第四章4-1:畫出與下例實體描述對應的原理圖符號元件：ENTITY buf3s IS -實體1:三態(tài)緩沖器PORT (input : IN STD_LOGIC ;- 輸入端enable : IN STD_LOGIC ;- 使能端output : OUT STD_LOGIC );- 輸出端END buf3x ;ENTITY mux21 IS -實體2: 2 選1多路選擇器PORT (in0, in1, sel : IN STD_LOGIC;outp

13、ut : OUT STD_LOGIC);4-1、答案4-2、圖3-30所示的就是4選1多路選擇器，試分別用IF_THEN句與CASES 句的表達方式寫出此電路的 VHDLS序。選擇才S制的信號s1與s0的數(shù)據類型為 STD_LOGIC_VECTORs1=0,s0=0;s1=0,s0=1;s1=1,s0=0與s1=1,s0=1分別執(zhí)行 y=a、y=b、y=c、y=d。4-2、答案LIBRARY IEEE;USE IEEE STD_LOGIC_1164ALL;ENTITY MUX41 ISPORT(s:IN STD_LOGIC_VECTOR(1 DOWNTO 0);輸入選擇信號a,b,c,d:IN

14、 STD_LOGIC;-輸入信號y:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ART OF MUX41 ISBEGINPROCESS(s)BEGINIF (S=00) THEN y=a;ELSIF (S=01) TH EN y=b;ELSIF (S=10) TH EN y=c;ELSIF (S=11) TH EN y=d;ELSE y y y y yNULL;END CASE;END PROCESS;END ART;4-3、圖3-31所示的就是雙2選1多路選擇器構成的電路 MUXK,t于其中MUX21A, 當s=0與1時，分別有y=a與y=b。試在一

15、個結構體中用兩個進程來表達此電路，每個進程中用CASES句描述一個2選1多路選擇器MUX21A4-3、答案LIBRARY IEEE;USE IEEE. STD_LOGIC_1164ALL;ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0);輸入信號s0,s1:IN STD_LOGIC;outy:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp : STD_LOGIC;BEGINPR01:PROCESS(s0)BEGINIF s0= 0

16、 THEN tmp=a2;ELSE tmp=a3;END IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1= 0 THEN outy=a1;ELSE outy=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-4、下圖就是一個含有上升沿觸發(fā)的 D觸發(fā)器的時序電路，試寫出此電路的VHDL 設計文件。4-4、答案LIBRARY IEEE;USE IEEE STD_LOGIC_1164ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC;-輸入選擇信號CLK0:IN STD_LOG

17、IC;-輸入信號OUT1:OUT STD_LOGIC);-輸出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK EVENT AND CLK =1THEN Q=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02: PROCESS(CLK0)BEGINOUT1=Q;END PROCESS;END ARCHITECTURE ONE;END PROCESS;4-5、給出1位全減器的VHDLffi述。要求：(1)首先設計1位半減器，

18、然后用例化語句將它們連接起來，圖3-32中h_suber 就是半減器，diff就是輸出差，s_out就是借位輸出，sub_in就是借位輸入。(2)以1位全減器為基本硬件，構成串行借位的8位減法器，要求用例化語句來 完成此項設計(減法運算就是x - y - sun_in = diffr)4-5、答案底層文件1:or2a、VH或現(xiàn)或門操作LIBRARY IEEE;USE IEEE STD_LOGIC_1164ALL;USE IEEE STD_LOGIC_UNSIGNEALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTIT

19、Y or2a;ARCHITECTURE one OF or2a ISBEGINc = a OR b;END ARCHITECTURE one;底層文件2:h_subber、VHC現(xiàn)一位半減器LIBRARY IEEE;USE IEEE STD_LOGIC_1164ALL;USE IEEE STD_LOGIC_UNSIGNEDALL;ENTITY h_subber ISPORT(x,y:IN STD_LOGIC;diff,s_out:OUT STD_LOGIC);END ENTITY h_subber;SIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINxy

20、z diff=0;s_out diff=1;s_out diff=1;s_out diff=0;s_out NULL;END CASE;END PROCESS;END ARCHITECTURE ONE;頂層文件：f_subber、VHDS現(xiàn)一位全減器LIBRARY IEEE;USE IEEE STD_LOGIC_1164ALL;USE IEEE STD_LOGIC_UNSIGNEDALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC;diffr,sub_out:OUT STD_LOGIC);END ENTITY f_subber;ARCHITEC

21、TURE ONE OF f_subber ISCOMPONENT h_subberPORT(x,y:IN STD_LOGIC;diff,S_out:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f: STD_LOGIC;BEGINu1: h_subber PORT MAP(x=x,y=y,diff=d,s_out=e);u2: h_subber PORT MAP(x=d,y=sub_in,diff=diffr,s_out=f);

22、u3: or2a PORT MAP(a=f,b=e,c=sub_out);END ARCHITECTURE ONE;END ARCHITECTURE ART;4-6、根據下圖，寫出頂層文件MX3256 VHD勺VHD段計文件4-6、答案MAX325頷層文件LIBRARY IEEE;USE IEEE STD_LOGIC_1164ALL;USE IEEE STD_LOGIC_UNSIGNEALL;ENTITY MAX3256 ISPORT (INA,INB,INCK: IN STD_LOGIC;INC: IN STD_LOGIC;E,OUT:OUT STD_LOGIC);END ENTITY MA

23、X3256;ARCHITECTURE ONE OF MAX3256 ISCOMPONENT LK35調用LK35聲明語句PORT(A1,A2:IN STD_LOGIC;CLK:IN STD_LOGIC;Q1,Q2:OUT STD_LOGIC);END COMPONENT;COMPONENT D調用D觸發(fā)器聲明語句PORT(D,C:IN STD_LOGIC;CLK:IN STD_LOGIC;Q:OUT STD_LOGIC);END COMPONENT;COMPONENT MUX21對二選一選擇器聲明語句PORT(B,A:IN STD_LOGIC;S:IN STD_LOGIC;C:OUT STD_

24、LOGIC);END COMPONENT;SIGNAL AA,BB,CC,DD: STD_LOGIC;BEGINu1: LK35 PORT MAP(A1=INA,A2=INB,CLK=INCK, Q1=AA,Q2=BB);u2: D PORT MAP(D=BB;CLK=INCK,C=INC,Q=CC);u3: LK35 PORT MAP (A1=BB,A2=CC,CLK=INCK, Q1=DD,Q2=OUT1);u4: MUX21 PORT MAP (B=AA,A=DD,S=BB,C=E);END ARCHITECTURE ONE;設計含有異步清零與計數(shù)使能的16位二進制加減可控計數(shù)器4-7、

25、答案：LIBRARY IEEE;USE IEEE STD_LOGIC_1164ALL;USE IEEE STD_LOGIC_UNSIGNEALL;ENTITY CNT16 ISPORT(CLK,RST,EN:IN STD_LOGIC;CHOOSE：IN BIT;SETDATA:BUFFER INTEGER RANCE 65535 DOWNTO 0;COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0);END CNT16;ARCHITECTURE ONE OF CNT16 ISBEGINPROCESS(CLK,RST,SDATA)VARIABLE QI:STD_L

26、OGIC_VECTOR(65535 DOWNTO 0);BEGINIF RST=1 THEN - 計數(shù)器異步復位QI:=(OTHERS=0);ELSIF SET= 1 THEN-計數(shù)器一步置位QI:=SETDATA;ELSIF CLKEVENT AND CLK=1 THEN -檢測時鐘上升沿IF EN= 1 THEN -檢測就是否允許計數(shù)IF CHOOSE= 1 THEN -選擇力口法計數(shù)QI:=QI+1;-計數(shù)器加一ELSE QI=QI-1;-計數(shù)器加一END IF;END IF;END IF;COUT=QI;-將計數(shù)值向端口輸出END PROCESS;END ONE;第五章5-1歸納利用Q

27、uartus II進行VHDLC本輸入設計的流程：從文件輸入一直到 SignalTap II 測試。P95P115答:1建立工作庫文件夾與編輯設計文件；2創(chuàng)建工程;3編譯前設置;4全程編 逢;5時序仿真;6引腳鎖定;7配置文件下載;8打開SignalTap II編輯窗口 ;9調入 SignalTap II的待測信號;10 SignalTap II 參數(shù)設置;11 SignalTap II參數(shù)設置文件存盤；12帶有SignalTap II測試信息的編譯下載；13啟動 SignalTap II 進行采樣與分析;14 SignalTap II的其她設置與控制方法。5、65、75、85、95、105、

28、125、135、14第六章6-1什么就是固有延時？什么就是慣性延時？P150151答:固有延時(Inertial Delay) 也稱為慣性延時，固有延時的主要物理機制就是 分布電容效應。6-2 6就是什么？在VHDL中，6有什么用處？P152 6就是什么?答:在VHDLB真與綜合器中，默認的固有延時量(它在數(shù)學上就是 一個無窮小量),被稱為6延時。在VHDL中，6有什么用處？答:在VHDLB號賦值中未給出固有延時情況下,VHDL 仿真器與綜合器將自動為系統(tǒng)中的信號賦值配置一足夠小而又能滿足邏輯排序 的延時量6;使并行語句與順序語句中的并列賦值邏輯得以正確執(zhí)行。6-4說明信號與變量的功能特點，以

29、及應用上的異同點。P128P129答：變量：變量就是一個局部量，只能在進程與子程序中使用。變量不能將信息帶出對它做出定義的當前結構。變量的賦值就是一種理想化的數(shù)據傳輸，就是立即發(fā)生的,不存在任何延時行為。變量的主要作用就是在進程中作為臨時的數(shù)據存 儲單元。信號:信號就是描述硬件系統(tǒng)的基本數(shù)據對象，其性質類似于連接線；可作為設 計實體中并行語句模塊間的信息交流通道。信號不但可以容納當前值,也可以儉持歷史侑；與觸發(fā)器的記憶功能有很好的對應關系。6-5在VHD段計中，給時序電路清零(復位)有兩種力方法,它們就是什么？解：設Q定義成信號，一種方法：Q= 000 -000” ；其中“000-P00”反映

30、出信 號Q的位寬度。第二種方法:Q0);其中OTHERS=0，不需要給 出信號Q的位寬度,即可對Q清零。6-6哪一種復位方法必須將復位信號放在敏感信號表中？給出這兩種電路的VHDL1 述。解：邊沿觸發(fā)復位信號要將復位信號放在進程的敏感信號表中(1)邊沿觸發(fā)復位信號ARCHITECTURE bhv 0F DFF3 ISSIGNAL QQ:STD_LOGIC;BEGINPROCESS(RST)BEGINIF RST EVENT AND RST=1 THENQQ 0);END IF;END PROCESS;Q1=QQ;END;(2)電平觸發(fā)復位信號ARCHITECTURE bhv 0F DFF3 I

31、SSIGNAL QQ:STD_LOGIC;BEGINPROCESS(CLK)BEGINIF RST= 1 THENQQ 0);END IF;END PROCESS;Q1=QQ;END;6-7什么就是重載函數(shù)？重載算符有何用處？如何調用重載算符函數(shù)？答:(1)什么就是重載函數(shù)？根據操作對象變換處理功能。(2)重載算符有何用處？用于兩個不同類型的操作數(shù)據自動轉換成同種數(shù)據類 生,并進行運算處理。(3)如何調用重載算符函數(shù)?采用隱式方式調用，無需事先聲明。6-8判斷下面三個程序中就是否有錯誤,若有則指出錯誤所在，并給出完整程 序。程序1:Signal A,EN : std_logic;Process

32、(A, EN)Variable B: std_log ic;Beginif EN=l then B=A; end if;- 將 “B=A 改成 B:=A” end process;程序2:Architecture one of sample isvariable a,b,c:integer;beginc=a+b;-將 “c=a+b，改成 “c:=a+b”end;程序3:library ieee;use ieee、std_logic_1164 、all;entity mux21 isPORT(a,b:in std_logic; sel:in std_loglc;c:out std_logle;)

33、;-將“;)”改成丁 _end sam2;- 將 “sam2 改成 “ entity mux21 ”architecture one of mux2l isbegin- -增力口 “ process(a,b,sel) begin ”if sel= 0 then c:=a; else c:=b; end if; -應改成 “if sel= 0 then c=a; else c=b; end if; - -增力口 “ end process; end two;- 將 “two” 改成 architecture one ”7-2 LPM ROMLPM RAMLPM FIFO模塊與 FPG沖嵌入的 E

34、AB ESB M4Kt怎 樣的聯(lián)系吃答:ACEXlK 系列為 EAB;APEX20原列J為 ESB;Cyclone 系列為 M4K第八章8-1仿照例8-1,將例8-4單進程用兩個進程，即一個時序進程，一個組合進程表 達出來。- -解：【例8-4】的改寫如下:LIBRARY IEEE;USE IEEE STD_LOGIC_1164ALL;ENTITY MOORE1 ISPORT(DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0);CLK,RST: IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);END MOORE1;TY

35、PE ST_TYPE IS (ST0,ST1,ST2,ST3,ST4);SIGNAL C_ST,N_ST: ST_TYPE;BEGINREG: PROCESS(CLK,RST)BEGINIF RST=1 THEN C_ST=ST0; - Q=0000;ELSIF CLKEVENT AND CLK=1 THENC_ST IF DATAIN=10 THEN N_ST=ST1;ELSE N_ST=ST0; END IF;Q IF DATAIN=11 THEN N_ST=ST2;ELSE N_ST=ST1 ;END IF;Q IF DATAIN=01 THEN N_ST=ST3;ELSE N_ST=S

36、T0 ;END IF;Q IF DATAIN=00 THEN N_ST=ST4;ELSE N_ST=ST2; END IF;QIF DATAIN=11 THEN N_ST=ST0;ELSE N_ST=ST3 ;END IF;Q N_ST=ST0;END CASE;END PROCESS COM;END behav;8-2為確保例8-5(2進程Mealy型狀態(tài)機)的狀態(tài)機輸出信號沒有毛刺，試用例 8-4的方式構成一個單進程狀態(tài)，使輸出信號得到可靠鎖存，在相同輸入信號條 件下，給出兩程序的仿真波形。-解：【例8-5】改寫如下：LIBRARY IEEE;USE IEEE STD_LOGIC_1164

37、ALL;ENTITY MEALY1 ISPORT(CLK,DATAIN,RESET: IN STD_LOGIC;Q:OUT STD_LOGIC_VECTOR(4 DOWNTO 0);END MEALY1;ARCHITECTURE behav OF MEALY1 ISTYPE states IS (st0,st1,st2,st3,st4);SIGNAL STX: states;BEGINPROCESS(CLK,RESET)單一進程BEGINIF RESET=1 THEN STX IF DATAIN=1 THEN STX=st1; END IF;IF DATAIN=1 THEN Q=10000;E

38、LSE Q IF DATAIN=0 THEN STX=st2; END IF;IF DATAIN=0 THEN Q=10111;ELSE Q IF DATAIN=1 THEN STX=st3; END IF;IF DATAIN=1 THEN Q=10101;ELSE Q IF DATAIN=0 THEN STX=st4; END IF;IF DATAIN=0 THEN Q=11011;ELSE Q IF DATAIN=1 THEN STX=st0; END IF;IF DATAIN=1 THEN Q=11101;ELSE Q STX=st0; Q=00000;END CASE;END IF;E

39、ND PROCESS;END behav;圖8-6控制ADC080冰樣狀態(tài)圖-例8-2 根據圖8-6狀態(tài)圖,采用Moore型狀態(tài)機,設計ADC080冰樣控制 器。LIBRARY IEEE;USE IEEE STD_LOGIC_1164ALL;ENTITY ADCINT ISPORT(D: IN STD_LOGIC_VECTOR(7 DOWNTO 0);來自 0809轉換好的 8 位數(shù)據CLK: IN STD_LOGIC;-狀態(tài)機工作時鐘EOC: IN STD_LOGIC;-轉換狀態(tài)指示，低電平表示正在轉換ALE:OUT STD_LOGIC; -8個模擬信號通道地址鎖存信號START:OUT S

40、TD_LOGIC;-轉換開始信號OE:OUT STD_LOGIC;-數(shù)據輸出三態(tài)控制信號ADDA:OUT STD_LOGIC;-信號通道最低位控制信號LOCK0:OUT STD_LOGIC; -W察數(shù)據鎖存時鐘Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-位數(shù)據輸出END ADCINT;ARCHITECTURE behav OF ADCINT ISTYPE states IS(st0,st1,St2,st3,st4);-定義各狀態(tài)子類型SIGNAL current_state,next_state: states:=st0;SIGNAL REGL: STD_LOGIC

41、_VECTOR(7 DOWNTO 0);SIGNAL LOCK: STD_LOGIC;-轉換后數(shù)據輸出鎖存時鐘信號BEGINADDA=1;-當ADDA=0,模擬信號進入通道IN0;當ADDA=1,貝U進入通道INIQ=REGL;LOCK0 ALE=0;START=0;LOCK=0;OE=0;next_state ALE=1;START=1;LOCK=0;OE=0;next_state ALE=0;START=0;LOCK=0; OE=0;IF(EOC=1) THEN next_state=st3;-EOC=1表明轉換結束ELSE next_state ALE=0;START=0;LOCK=0;

42、OE=1;next_state ALE=0;START=0;LOCK=1;OE=1;next_statenext_state=st0;END CASE;END PROCESS COM;REG:PROCESS(CLK)BEGINIF(CLKEVENT AND CLK=1) THEN current_state=next_state; END IF;END PROCESS REG;由信號current_state 將當前狀態(tài)值帶出此進程：REG LATCH1: PROCESS(LOCK)此進程中，在LOCK勺上升沿，將轉換好的數(shù)據鎖入 BEGINIF LOCK=1 AND LOCKEVENT TH

43、EN REGL=D; END IF;END PROCESS LATCH1;8-5在不改變原代碼功能的條件下用兩種方法改寫例8-2,使其輸出的控制信號(ALE、START OE LOCK沒有毛刺。方法1:將輸出信號鎖存后輸出；方法2:使 用狀態(tài)碼直接輸出型狀態(tài)機，并比較這三種狀態(tài)機的特點。-解:【例8-2】根據圖8-6狀態(tài)圖，采用Moore型狀態(tài)機，設計ADC080睬樣 控制器”方法1(將輸出控制信號鎖存后輸出 qVHDLS序代碼如下：LIBRARY IEEE;USE IEEE STD_LOGIC_1164ALL;ENTITY ADCINT ISPORT(D: IN STD_LOGIC_VECT

44、OR(7 DOWNTO 0);來自 0809轉換好的 8 位數(shù)據CLK: IN STD_LOGIC;-狀態(tài)機工作時鐘EOC: IN STD_LOGIC;-轉換狀態(tài)指示，低電平表示正在轉換ALE: OUT STD_LOGIC; -8個模擬信號通道地址鎖存信號START: OUT STD_LOGIC;-型換開始信號OE: OUT STD_LOGIC;-數(shù)據輸出三態(tài)控制信號ADDA: OUT STD_LOGIC;-給號通道最低位控制信號LOCK0: OUT STD_LOGIC;-觀察數(shù)據鎖存時鐘Q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);-8數(shù)據輸出END ADCINT;

45、ARCHITECTURE behav OF ADCINT ISTYPE states IS(st0,st1,St2,st3,st4);-定義各狀態(tài)子類型SIGNAL current_state,next_state: states:=st0;SIGNAL REGL: STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL LOCK: STD_LOGIC;-轉換后數(shù)據輸出鎖存時鐘信號SIGNAL ALE0: STD_LOGIC; -8個模擬信號通道地址鎖存信號SIGNAL START0: STD_LOGIC;-轉換開始信號SIGNAL OE0: STD_LOGIC;-數(shù)據輸出三態(tài)

46、控制信號BEGINADDA=1;-當ADDA=0,模擬信號進入通道IN0;當ADDA=1,貝U進入通道 INIQ=REGL; -LOCK0 ALE0=0;START0=0;LOCK=0;OE0=0;next_state ALE0=1;START0=1;LOCK=0;OE0=0;next_state ALE0=0;START0=0;LOCK=0; OE0=0;IF(EOC=1) THEN next_state=st3;-EOC=1表明轉換結束ELSE next_state ALE0=0;START0=0;LOCK=0;OE0=1;next_state ALE0=0;START0=0;LOCK=1;OE0=1;next_statenext_state=st0;END CASE;IF CLKEVENT AND CLK= 1 THENALE=ALE0;START=START0;LOCK0=LOCK;OE=OE膝-1: