低功耗設計方法

1、低功耗設計方法內容CMOS電路的功耗來源電路的功耗來源影響功耗的因素影響功耗的因素低功耗設計方法低功耗設計方法n工藝級的優(yōu)化技術工藝級的優(yōu)化技術n版圖和晶體管級的優(yōu)化技術版圖和晶體管級的優(yōu)化技術nRTL級和邏輯級的優(yōu)化技術級和邏輯級的優(yōu)化技術n系統(tǒng)級的優(yōu)化技術系統(tǒng)級的優(yōu)化技術采用采用HDL的低功耗設計流程的低功耗設計流程CMOS電路的功耗來源 在數(shù)字在數(shù)字CMOS電路中，功電路中，功耗是由三部分構成的耗是由三部分構成的PTotal=Pdynamic+Pshort+ PleakagenPdynamic是電路翻轉時產(chǎn)生的是電路翻轉時產(chǎn)生的動態(tài)功耗動態(tài)功耗nPshort是是P管和管和N管同時導通管同

2、時導通時產(chǎn)生的短路功耗時產(chǎn)生的短路功耗nPleakage是由擴散區(qū)和襯底之是由擴散區(qū)和襯底之間的反向偏置漏電流引起的間的反向偏置漏電流引起的靜態(tài)功耗靜態(tài)功耗CMOS電路的功耗來源靜態(tài)功耗：靜態(tài)功耗：nCMOS在靜態(tài)時，在靜態(tài)時，P、N管只有一個導通。由于沒有管只有一個導通。由于沒有Vdd到到GND的直流通路，所以的直流通路，所以CMOS靜態(tài)功耗應當?shù)褥o態(tài)功耗應當?shù)扔诹?。于零。n但在實際當中，由于擴散區(qū)和襯底形成的但在實際當中，由于擴散區(qū)和襯底形成的PN結上存結上存在反向漏電流，產(chǎn)生電路的靜態(tài)功耗。靜態(tài)功耗為：在反向漏電流，產(chǎn)生電路的靜態(tài)功耗。靜態(tài)功耗為： n其中：其中：n為器件個數(shù)為器件個數(shù)C

3、MOS電路的功耗來源動態(tài)功耗：動態(tài)功耗：nCMOS電路在電路在“0”和和“1”的跳變過程中，的跳變過程中，會形成一條從會形成一條從Vdd通過通過P管網(wǎng)絡和負載電容管網(wǎng)絡和負載電容到地的電流到地的電流Id對負載電容進行充電，產(chǎn)生動對負載電容進行充電，產(chǎn)生動態(tài)功耗態(tài)功耗Pdynamic：Pdynamic=KCLVdd2f K：單位時間內的平均上跳次數(shù)單位時間內的平均上跳次數(shù) f ：時鐘頻率時鐘頻率CMOS電路的功耗來源短路功耗：短路功耗：nCMOS電路在電路在“0”和和“1”的轉換過程中，的轉換過程中，P、N管會同時導通，產(chǎn)生一個由管會同時導通，產(chǎn)生一個由Vdd到到VSS窄脈沖電流，由此引起功耗窄

4、脈沖電流，由此引起功耗n在輸入波形為非理想波形時，反相器處于輸在輸入波形為非理想波形時，反相器處于輸入波形上升沿和下降沿的瞬間，負載管和驅入波形上升沿和下降沿的瞬間，負載管和驅動管會同時導通而引起功耗動管會同時導通而引起功耗CMOS電路的功耗來源通常情況下靜態(tài)功耗占總功耗的通常情況下靜態(tài)功耗占總功耗的1%以下，可以忽略不以下，可以忽略不計，但如果整個系統(tǒng)長時間處于休眠狀態(tài)，這部分功計，但如果整個系統(tǒng)長時間處于休眠狀態(tài)，這部分功耗需要進行考慮耗需要進行考慮短路功耗在整個短路功耗在整個CMOS電路的功耗中只占很小的一部電路的功耗中只占很小的一部分，對于轉換時間非常短的電路，分，對于轉換時間非常短的

5、電路，Pshort所占的比例可所占的比例可以很小，但對于一些轉換速度較慢的電路以很小，但對于一些轉換速度較慢的電路Pshort可以占可以占到到30%左右，平均大約在左右，平均大約在10%左右。左右。 一般情況下，動態(tài)功耗一般情況下，動態(tài)功耗Pdynamic占整個功耗的比例大約占整個功耗的比例大約為為70%90%。 有些文獻將有些文獻將CMOS電路的功耗簡單的分為兩類：靜態(tài)電路的功耗簡單的分為兩類：靜態(tài)功耗和動態(tài)功耗。功耗和動態(tài)功耗。 影響功耗的因素 從動態(tài)功耗的表達式可看出，在不影響電路性從動態(tài)功耗的表達式可看出，在不影響電路性能，即不降低工作頻率的前提下，功耗主要取能，即不降低工作頻率的前提

6、下，功耗主要取決于決于3個因素：個因素：n工作電壓工作電壓n負載電容負載電容n開關活動性開關活動性因此功耗優(yōu)化主要從減小因此功耗優(yōu)化主要從減小K、CL和和Vdd三方面三方面著手。著手。 值得注意的是功耗優(yōu)化是一個整體，單單考慮值得注意的是功耗優(yōu)化是一個整體，單單考慮某一方面是不夠的。某一方面是不夠的。 Pdynamic=KCLVdd2f影響功耗的因素電源電壓的選擇：電源電壓的選擇：n降低電源電壓將使功耗下降降低電源電壓將使功耗下降w但是對于一定的工藝水平（具有確定的閾值電但是對于一定的工藝水平（具有確定的閾值電壓），降低電源電壓將使電路性能下降，當電源壓），降低電源電壓將使電路性能下降，當電源

7、電壓降低到接近電壓降低到接近P和和N管的閾值電壓之和時，延管的閾值電壓之和時，延遲時間急劇增大。遲時間急劇增大。w在較大的電壓下，電路速度幾乎與電源電壓無關在較大的電壓下，電路速度幾乎與電源電壓無關n為提高速度，希望在保證器件可靠性的前提為提高速度，希望在保證器件可靠性的前提下采用盡可能高的電壓，為降低功耗，又希下采用盡可能高的電壓，為降低功耗，又希望選擇盡可能低的電壓。望選擇盡可能低的電壓。w要解決這個矛盾，可以在一個芯片內采用多種電要解決這個矛盾，可以在一個芯片內采用多種電壓，對影響速度的關鍵電路選擇較高的電壓，對壓，對影響速度的關鍵電路選擇較高的電壓，對大部分非關鍵電路則選擇用減低的電壓

8、。大部分非關鍵電路則選擇用減低的電壓。影響功耗的因素負載電容：負載電容：n在在CMOS電路中電容主要由兩方面構成：電路中電容主要由兩方面構成：w器件柵電容和節(jié)電電容，它們和器件工藝有關器件柵電容和節(jié)電電容，它們和器件工藝有關w連線電容連線電容n改進電路結構，減少所需改進電路結構，減少所需MOS管數(shù)目是減小負載管數(shù)目是減小負載電容、降低功耗的重要途徑。電容、降低功耗的重要途徑。w采用動態(tài)采用動態(tài)CMOS電路可簡化電路電路可簡化電路w采用互補傳輸晶體管邏輯（采用互補傳輸晶體管邏輯（CPL），不僅可以簡化電路，），不僅可以簡化電路，還可提高速度還可提高速度 n隨著工藝的發(fā)展，布線電容已經(jīng)超過器件電容

9、隨著工藝的發(fā)展，布線電容已經(jīng)超過器件電容w為了減小電容，在工藝方面可以選擇小的器件，物理設計為了減小電容，在工藝方面可以選擇小的器件，物理設計時減小連線長度。時減小連線長度。 影響功耗的因素開關活動性開關活動性n在在CMOS電路中，功耗和開關活動性息息相電路中，功耗和開關活動性息息相關。關。w若信號活動性為若信號活動性為0，即使負載電容很大，它也不消，即使負載電容很大，它也不消耗能量耗能量w開關活動性和數(shù)據(jù)頻率開關活動性和數(shù)據(jù)頻率f 以及開關活動率以及開關活動率k有關：有關：f 描述單位時間內信號到達節(jié)點的次數(shù)，而活動率描述單位時間內信號到達節(jié)點的次數(shù)，而活動率k則描述到達節(jié)點時信號的翻轉幾率

10、則描述到達節(jié)點時信號的翻轉幾率 n在有些在有些CMOS電路中，偽跳變占據(jù)了相當一電路中，偽跳變占據(jù)了相當一部分開關活動性，由于此類信號沒有任何作用，部分開關活動性，由于此類信號沒有任何作用，因此它造成系統(tǒng)功耗的白白損失。因此它造成系統(tǒng)功耗的白白損失。 w為了降低偽跳變帶來的浪費，一種辦法是消除偽跳為了降低偽跳變帶來的浪費，一種辦法是消除偽跳變的產(chǎn)生，另一辦法是縮短其傳播長度。變的產(chǎn)生，另一辦法是縮短其傳播長度。 低功耗設計方法 低功耗設計是一個系統(tǒng)的問題：低功耗設計是一個系統(tǒng)的問題：n必須在設計的各個層次上發(fā)展適當?shù)募夹g必須在設計的各個層次上發(fā)展適當?shù)募夹gn綜合應用不同的設計策略綜合應用不同的

11、設計策略n達到在降低功耗的同時維持系統(tǒng)性能的目的達到在降低功耗的同時維持系統(tǒng)性能的目的n研究證明在不同設計層次上的優(yōu)化工作對功研究證明在不同設計層次上的優(yōu)化工作對功耗的改善程度是不同的，即設計層次越高，耗的改善程度是不同的，即設計層次越高，改善功耗的程度越大改善功耗的程度越大 低功耗設計方法低功耗設計方法一些低功耗設計一些低功耗設計(Design for Power,DFP) 的基的基本策略本策略: : n權衡面積和性能權衡面積和性能, , 使用并行、流水化和分布式計算使用并行、流水化和分布式計算等方法等方法, , 用面積或時間換取低功耗用面積或時間換取低功耗 n關閉不用的邏輯和時鐘關閉不用的

12、邏輯和時鐘 n使用專用電路代替可編程邏輯使用專用電路代替可編程邏輯 n使用規(guī)則的算法和結構，以減少控制負荷使用規(guī)則的算法和結構，以減少控制負荷 n采用新型的低功耗器件和工藝采用新型的低功耗器件和工藝 以下將自底向上以下將自底向上, , 對各層次的功耗設計技術進對各層次的功耗設計技術進行具體分析和介紹。行具體分析和介紹。 工藝級的優(yōu)化技術 多層金屬布線：使用上層的金屬進行全局互連多層金屬布線：使用上層的金屬進行全局互連, 可以減小互連電容可以減小互連電容, 從而減小延遲和功耗。從而減小延遲和功耗。 通過加工技術的提高減小芯片和封裝的電容通過加工技術的提高減小芯片和封裝的電容,也能改善功耗性能也能

13、改善功耗性能：n如采用如采用SOI 技術、多芯片模塊技術、多芯片模塊(MCM )能改善功耗能改善功耗性能。這種方法非常有效但很昂貴性能。這種方法非常有效但很昂貴, 其發(fā)展是由投其發(fā)展是由投資和需求決定的。資和需求決定的。SOI 技術能減少寄生電容和體效技術能減少寄生電容和體效應應, 從而減小功耗。從而減小功耗。 由于設計工程師不能決定工藝流程由于設計工程師不能決定工藝流程, 工藝級的工藝級的優(yōu)化通常不包含在優(yōu)化通常不包含在DFP 的設計方法學中。的設計方法學中。 版圖和晶體管級的優(yōu)化技術 布局布線布局布線 n互連線的功耗逐漸成為整個電路功耗的主要部分：互連線的功耗逐漸成為整個電路功耗的主要部分

14、：w深亞微米工藝的結果深亞微米工藝的結果w過去的布局布線技術只考慮面積和延時的因素過去的布局布線技術只考慮面積和延時的因素w加入來自設計前端的信號活動信息加入來自設計前端的信號活動信息,可實現(xiàn)對功耗的優(yōu)化可實現(xiàn)對功耗的優(yōu)化n將連線安排在不同的層面上達到降低功耗的目的，將連線安排在不同的層面上達到降低功耗的目的，主要方法包括主要方法包括: w找出翻轉活動頻繁的結點找出翻轉活動頻繁的結點,把這些結點安排在容性較小的把這些結點安排在容性較小的層面上層面上,如第二層金屬布線層或更高的布線層如第二層金屬布線層或更高的布線層 w翻轉活動頻繁的結點連線要盡量的短翻轉活動頻繁的結點連線要盡量的短 w把高容性的

15、結點和總線放在電容較小的層面上把高容性的結點和總線放在電容較小的層面上 w大尺寸器件可采用梳狀和環(huán)形結構大尺寸器件可采用梳狀和環(huán)形結構,減小漏結電容減小漏結電容版圖和晶體管級的優(yōu)化技術 時鐘樹（時鐘樹（CLOCK-TREE） 的生成的生成 n時鐘信號網(wǎng)絡的電容和頻率都很大時鐘信號網(wǎng)絡的電容和頻率都很大,其功耗其功耗占了系統(tǒng)的相當部分占了系統(tǒng)的相當部分,有些電路有些電路可達可達40 %n在保證時序約束的條件下在保證時序約束的條件下,對時鐘信號網(wǎng)絡對時鐘信號網(wǎng)絡的結構、驅動方式進行選擇的結構、驅動方式進行選擇, 并通過緩沖器并通過緩沖器的插入和尺寸優(yōu)化來減小功耗的插入和尺寸優(yōu)化來減小功耗n另外另外

16、,在對同步時鐘容差分析的基礎上在對同步時鐘容差分析的基礎上,不再不再追求時鐘偏移最小化追求時鐘偏移最小化,而是在保證電路時序而是在保證電路時序的條件下減小功耗的條件下減小功耗版圖和晶體管級的優(yōu)化技術 晶體管尺寸優(yōu)化晶體管尺寸優(yōu)化 n晶體管尺寸優(yōu)化的方法晶體管尺寸優(yōu)化的方法w與門尺寸優(yōu)化相同與門尺寸優(yōu)化相同w已獲得了布局布線后的物理信息已獲得了布局布線后的物理信息,晶體管尺寸優(yōu)晶體管尺寸優(yōu)化可以進一步的降低功耗化可以進一步的降低功耗n優(yōu)化器件尺寸有一個合理選取的問題優(yōu)化器件尺寸有一個合理選取的問題, 因為因為總的趨勢是這樣的總的趨勢是這樣的: w器件尺寸過小，會造成速度性能惡化器件尺寸過小，會造

17、成速度性能惡化 w器件尺寸過大器件尺寸過大，功耗加大而速度改進并不明顯功耗加大而速度改進并不明顯版圖和晶體管級的優(yōu)化技術晶體管順序調整晶體管順序調整n重定序：在門中重新安排晶體重定序：在門中重新安排晶體管的位置管的位置, 以優(yōu)化延遲或功耗以優(yōu)化延遲或功耗n如圖所示如圖所示w當當x 2= 0, x 3= 1, 而而x 1從從0 變變成成1 時時, 節(jié)點節(jié)點y 和和z 的電容分別的電容分別為為Cy、Cz, 都放電都放電w當當x 1 = 0, x 3= 1, x 2 從從0 變變成成1 時時, 只有只有Cy放電放電w如果如果x 2 比比x 1 的開關活性大的開關活性大, 則應像圖中一樣則應像圖中一樣

18、, 使使x 2 的的p 管管更接近輸出更接近輸出y版圖和晶體管級的優(yōu)化技術 電路結構的選擇電路結構的選擇 n選用節(jié)省器件數(shù)目的邏輯電路形式選用節(jié)省器件數(shù)目的邏輯電路形式：w可減少電容可減少電容w傳輸門邏輯的形式比較特殊傳輸門邏輯的形式比較特殊, 可減少器件可減少器件, 尤其尤其是是PMOS 管的數(shù)目管的數(shù)目n一個降低功耗的路徑一個降低功耗的路徑: 即用互補傳輸門邏輯即用互補傳輸門邏輯(CPL ) 替代靜態(tài)替代靜態(tài)CMOS 器件器件w例如同樣實現(xiàn)一個全加器例如同樣實現(xiàn)一個全加器, 靜態(tài)靜態(tài)CMOS 需用需用40 個個MOS 管管, 而互補傳輸門邏輯而互補傳輸門邏輯(CPL ) 只用只用28個個R

19、TL級和邏輯級的優(yōu)化技術 在在RTL級和邏輯門級電路設計和綜合階段，可級和邏輯門級電路設計和綜合階段，可采用采用的功耗優(yōu)化技術主要包括的功耗優(yōu)化技術主要包括:n預計算技術預計算技術n重定時技術重定時技術n時鐘受控技術時鐘受控技術n路徑平衡技術路徑平衡技術n工藝映射技術工藝映射技術n邏輯分解技術邏輯分解技術n狀態(tài)分配技術狀態(tài)分配技術n多級網(wǎng)絡優(yōu)化技術多級網(wǎng)絡優(yōu)化技術n公共表達式提取技術公共表達式提取技術門控時鐘技術 同步設計中同步設計中, 很大一部分功耗來自時鐘。很大一部分功耗來自時鐘。n時鐘是唯一在所有時間都充放電的信號時鐘是唯一在所有時間都充放電的信號n時鐘信號通常要驅動大的時鐘樹時鐘信號通

20、常要驅動大的時鐘樹n而且而且, 很多情況下會引起不必要的門的翻轉很多情況下會引起不必要的門的翻轉門控時鐘門控時鐘(gated clock)技術技術：n將電路無計算任務的部分的時鐘停下將電路無計算任務的部分的時鐘停下, 減少無用功減少無用功耗耗 門控時鐘技術門控時鐘方法：門控時鐘方法：n根據(jù)現(xiàn)態(tài)和輸入，模塊根據(jù)現(xiàn)態(tài)和輸入，模塊F 判定電路下一周期是否是空閑周期判定電路下一周期是否是空閑周期n如果是如果是, 則停掉寄存器則停掉寄存器R 的時鐘的時鐘 避免下一個時鐘周期時避免下一個時鐘周期時, 組合電路的無用翻轉。組合電路的無用翻轉。nGCLK就是門控時鐘信號。鎖存器就是門控時鐘信號。鎖存器L的作用

21、是濾掉功能塊的作用是濾掉功能塊F 可可能輸出的毛刺。如果組合電路在關鍵路徑上能輸出的毛刺。如果組合電路在關鍵路徑上, 則則F 的加入可能的加入可能使延遲不能滿足要求。使延遲不能滿足要求。預計算技術 預計算設計技術：預計算設計技術：n在邏輯級實現(xiàn)的掛起方法在邏輯級實現(xiàn)的掛起方法n加入預計算邏輯加入預計算邏輯n在一定的輸入條件下在一定的輸入條件下,使所有或部分輸入寄使所有或部分輸入寄存器的負載無效存器的負載無效,從而降低了功耗。從而降低了功耗。預計算技術一個預計算比較器的結構：一個預計算比較器的結構：n當當A 與與B 的最高位不同時的最高位不同時,起預計算作用的異或門會使寄存器起預計算作用的異或門

22、會使寄存器2 和寄存器和寄存器3 無效無效,即讓這部分電路掛起即讓這部分電路掛起;而輸出比較結果而輸出比較結果F 由一位比較器由一位比較器(MSB) 輸出。輸出。n假設首位輸入的取值為假設首位輸入的取值為“0”或或“1”的幾率是相等的的幾率是相等的,那么電那么電路被掛起的幾率就是路被掛起的幾率就是0. 5 ,對于位數(shù)較多的比較器對于位數(shù)較多的比較器,功耗降低功耗降低顯著。顯著。邏輯優(yōu)化設計邏輯優(yōu)化設計：也叫工藝映射邏輯優(yōu)化設計：也叫工藝映射n主要目的是減少信號的翻轉活動主要目的是減少信號的翻轉活動n通過將邏輯電路的邏輯功能盡可能的分解通過將邏輯電路的邏輯功能盡可能的分解,使翻轉活使翻轉活動最小

23、動最小n將翻轉活動高的結點隱藏到復雜的門里將翻轉活動高的結點隱藏到復雜的門里,以此來降低以此來降低這些結點的等效電容這些結點的等效電容n在不影響電路性能的條件下，邏輯優(yōu)化設計可以將在不影響電路性能的條件下，邏輯優(yōu)化設計可以將功耗減少功耗減少20 %(a) 是將邏輯功能用最簡單的門表示；是將邏輯功能用最簡單的門表示； (b) 是把翻轉活動高的結點進行隱藏。是把翻轉活動高的結點進行隱藏。時序調整( retiming)時序調整時序調整：n在流水化的電路中在流水化的電路中, 插入新的寄存器，或重新安排插入新的寄存器，或重新安排寄存器的位置寄存器的位置n減少門的翻轉頻率減少門的翻轉頻率n或減少通過流水線

24、的最長段延遲或減少通過流水線的最長段延遲組合邏輯綜合和優(yōu)化 邏輯提?。簩ふ以谶壿嬀W(wǎng)表中多次重復出現(xiàn)的邏輯提?。簩ふ以谶壿嬀W(wǎng)表中多次重復出現(xiàn)的表達式。用這個表達式的輸出節(jié)點代替在網(wǎng)表表達式。用這個表達式的輸出節(jié)點代替在網(wǎng)表中出現(xiàn)的相同的式子中出現(xiàn)的相同的式子, 達到節(jié)約面積的目的達到節(jié)約面積的目的 提取公因子：在函數(shù)的積之和形式中導出公因提取公因子：在函數(shù)的積之和形式中導出公因子子 表達式替換：利用低有效電容的電路塊代替網(wǎng)表達式替換：利用低有效電容的電路塊代替網(wǎng)表中的電路表中的電路節(jié)點消除：選擇性地消除網(wǎng)表中的某些節(jié)點節(jié)點消除：選擇性地消除網(wǎng)表中的某些節(jié)點 路徑平衡技術路徑平衡：路徑平衡：n為使

25、某一器件的幾個輸入信號同時到達為使某一器件的幾個輸入信號同時到達,而而采用的路徑等延遲技術采用的路徑等延遲技術n能大大減少在該器件輸出端產(chǎn)生多余翻轉的能大大減少在該器件輸出端產(chǎn)生多余翻轉的可能可能n路徑平衡技術可以在工藝映射前采用路徑平衡技術可以在工藝映射前采用,對邏對邏輯進行分解以達到平衡輯進行分解以達到平衡n也可以在工藝映射后采用也可以在工藝映射后采用,對管腿重新排序對管腿重新排序分配和插入延時元件以達到平衡。分配和插入延時元件以達到平衡。路徑平衡技術 a ,b 同時到達的兩信號同時到達的兩信號；期望信號期望信號X 為一恒為一恒0 的輸出的輸出圖圖(a) 所示電路的不平衡所示電路的不平衡,

26、可能造成信號的毛刺可能造成信號的毛刺圖圖(b) 由于路徑平衡而減少這一毛刺由于路徑平衡而減少這一毛刺引腳分配一般情況下一般情況下,對于庫單元功能相同的引腳對于庫單元功能相同的引腳, 在綜合時是等價的在綜合時是等價的 實際上實際上, 不同引腳的電容、信號延時等參數(shù)是不同的不同引腳的電容、信號延時等參數(shù)是不同的引腳分配的基本思想：就是將活動因子大的信號結點分配到相引腳分配的基本思想：就是將活動因子大的信號結點分配到相對功耗小的引腳上對功耗小的引腳上系統(tǒng)級的優(yōu)化技術 軟硬件劃分軟硬件劃分n軟硬件劃分是從系統(tǒng)功能的抽象描述軟硬件劃分是從系統(tǒng)功能的抽象描述(如如語言語言)著手著手,把系統(tǒng)功能分解為硬件和

27、軟件來把系統(tǒng)功能分解為硬件和軟件來實現(xiàn)實現(xiàn)n對于一個系統(tǒng)功能的任務對于一個系統(tǒng)功能的任務,可通過在微處理可通過在微處理器上運行軟件來實現(xiàn)和通過專用電路實現(xiàn)器上運行軟件來實現(xiàn)和通過專用電路實現(xiàn)n比較兩者的功耗得出一個低功耗的實現(xiàn)方案比較兩者的功耗得出一個低功耗的實現(xiàn)方案n軟硬件劃分的技術處于設計的起始階段軟硬件劃分的技術處于設計的起始階段,給給降低功耗帶來更大的可能降低功耗帶來更大的可能系統(tǒng)級的優(yōu)化技術 指令級優(yōu)化指令級優(yōu)化包括幾個方面包括幾個方面:n指令集提取指令集提取：對于確定的處理器對于確定的處理器,其每條指令的功耗其每條指令的功耗是一定的是一定的,選擇一個指令集實現(xiàn)系統(tǒng)功能并功耗最小選擇

28、一個指令集實現(xiàn)系統(tǒng)功能并功耗最小n選擇合理的指令長度：如選擇合理的指令長度：如16位位.32位或可變長位或可變長度度 ,提高程序的代碼密度提高程序的代碼密度,以減少對存儲器訪問的功以減少對存儲器訪問的功耗耗n指令編碼優(yōu)化：通過對應用程序指令的相關性的統(tǒng)指令編碼優(yōu)化：通過對應用程序指令的相關性的統(tǒng)計計,對指令進行編碼優(yōu)化對指令進行編碼優(yōu)化,使讀取指令時總線上的信使讀取指令時總線上的信號反轉最少號反轉最少n指令壓縮指令壓縮：存儲器存儲壓縮后的指令存儲器存儲壓縮后的指令,指令將在進入指令將在進入處理器前被解壓處理器前被解壓系統(tǒng)級的優(yōu)化技術 電源管理電源管理n可變電壓技術：可變電壓技術：根據(jù)系統(tǒng)的不同

29、工作狀態(tài)對系統(tǒng)性能的根據(jù)系統(tǒng)的不同工作狀態(tài)對系統(tǒng)性能的不同要求不同要求,動態(tài)地改變電壓以最大限度地降低功耗動態(tài)地改變電壓以最大限度地降低功耗w電壓轉換電路的功耗和電壓轉換時間對性能的影響是這項技術電壓轉換電路的功耗和電壓轉換時間對性能的影響是這項技術選擇的制約因素選擇的制約因素n多電壓技術：可變電壓技術在時間上改變電壓多電壓技術：可變電壓技術在時間上改變電壓,而多電壓而多電壓技術在空間上使用不同的電壓技術在空間上使用不同的電壓.w根據(jù)系統(tǒng)不同部分的性能要求不同根據(jù)系統(tǒng)不同部分的性能要求不同,使其工作于不同的電壓使其工作于不同的電壓,從而從而降低系統(tǒng)功耗降低系統(tǒng)功耗n動態(tài)功耗管理：動態(tài)功耗管理是

30、一種使系統(tǒng)或系統(tǒng)單元動態(tài)功耗管理：動態(tài)功耗管理是一種使系統(tǒng)或系統(tǒng)單元在不工作時進入低功耗的休眠狀態(tài)的控制技術在不工作時進入低功耗的休眠狀態(tài)的控制技術w由于系統(tǒng)在正常工作狀態(tài)和休眠狀態(tài)之間的轉換需要時間由于系統(tǒng)在正常工作狀態(tài)和休眠狀態(tài)之間的轉換需要時間,將影將影響系統(tǒng)性能響系統(tǒng)性能w所以所以,該技術的核心就是如何根據(jù)系統(tǒng)的狀態(tài)信息決定系統(tǒng)何時該技術的核心就是如何根據(jù)系統(tǒng)的狀態(tài)信息決定系統(tǒng)何時進入低功耗的休眠狀態(tài)進入低功耗的休眠狀態(tài)系統(tǒng)級的優(yōu)化技術Cache低功耗技術低功耗技術n片上片上cache產(chǎn)生的功耗占據(jù)整個芯片功耗的產(chǎn)生的功耗占據(jù)整個芯片功耗的很大比例很大比例wDEC Alpha 2126

31、4中的中的cache的功耗約占芯片功耗的功耗約占芯片功耗的的25 n能量大部分消耗：能量大部分消耗：w在標簽和數(shù)據(jù)陣列的預充（在標簽和數(shù)據(jù)陣列的預充（precharging）w靈敏放大（靈敏放大（sensing） w放電放電系統(tǒng)級的優(yōu)化技術M. Viredaz and D. Wallach, “Power Evaluation of a Handheld Computer: A Case Study”,WRL Research Report 2001/1 (HP)peripherals(analog)interfacesDRAMprocessor+ cache系統(tǒng)級的優(yōu)化技術降低降低cache

32、動態(tài)功耗：動態(tài)功耗：n降低電路的等效電容小容量緩沖器降低電路的等效電容小容量緩沖器w在在L1 cache和和CPU之間增加一個容量較小的之間增加一個容量較小的cache，如，如L0 cache、Filter cache方案方案 n降低組相聯(lián)降低組相聯(lián)cache功耗避免多余標簽比較功耗避免多余標簽比較w分階分階cache：兩個階段訪問：標簽訪問和比較為第一階段。兩個階段訪問：標簽訪問和比較為第一階段。在第二階段只有命中的那一路數(shù)據(jù)被訪問。結果是降低數(shù)在第二階段只有命中的那一路數(shù)據(jù)被訪問。結果是降低數(shù)據(jù)路訪問的功耗，但是卻增加了據(jù)路訪問的功耗，但是卻增加了cache訪問延遲。訪問延遲。w路預測路預

33、測cachecache：在標簽訪問前預測哪一路可能有被訪問數(shù)：在標簽訪問前預測哪一路可能有被訪問數(shù)據(jù)。如果預測正確，標簽陣列訪問就不需要了，而訪問延據(jù)。如果預測正確，標簽陣列訪問就不需要了，而訪問延遲相當于同樣大小的直接映像遲相當于同樣大小的直接映像cachecache的訪問延遲。但是如的訪問延遲。但是如果預測失敗，就必須進行標簽比較，結果是增加了額外的果預測失敗，就必須進行標簽比較，結果是增加了額外的訪問時間，相應功耗多于傳統(tǒng)組相聯(lián)訪問時間，相應功耗多于傳統(tǒng)組相聯(lián)cachecache。 n代碼壓縮結構：代碼壓縮結構：wI-cache中存入經(jīng)過壓縮的指令：提高了中存入經(jīng)過壓縮的指令：提高了ca

34、che命中率，減命中率，減少了主存訪問次數(shù)，減少了取指的功耗少了主存訪問次數(shù)，減少了取指的功耗 系統(tǒng)級的優(yōu)化技術降低降低cache靜態(tài)功耗：靜態(tài)功耗：n門控電源技術（門控電源技術（Gated-Vdd）：）：w當當SRAM單元沒有被訪問，如果將單元沒有被訪問，如果將L點電壓升高，那么點電壓升高，那么VH-VL減小，從而減少亞閾值漏電流。減小，從而減少亞閾值漏電流。w可以在地與可以在地與L之間插入一個門控接地之間插入一個門控接地NMOS管。當單元空閑時，管。當單元空閑時，NMOS關斷同時被漏電充電，使電壓升高直到一個飽和值。關斷同時被漏電充電，使電壓升高直到一個飽和值。 6管SRAM單元系統(tǒng)級的優(yōu)

35、化技術降低降低cache靜態(tài)功耗：靜態(tài)功耗：n動態(tài)重構尺寸動態(tài)重構尺寸cache：可以動態(tài)分配：可以動態(tài)分配cache大大小以適應應用程序所需小以適應應用程序所需cache容量。容量。w當尺寸減小時，采用門控電源技術關掉當尺寸減小時，采用門控電源技術關掉cache中中不需要的部分的電源供應，從而減少漏電功耗。不需要的部分的電源供應，從而減少漏電功耗。 ncache衰退（衰退（cache decay）：）：w當當cache行進入垂死區(qū)（行進入垂死區(qū)（dead period成功訪問成功訪問到驅逐出到驅逐出cache的時段）時，關閉單個的時段）時，關閉單個cache行。行。 系統(tǒng)級的優(yōu)化技術 總線低

36、功耗設計總線低功耗設計n電容大、數(shù)據(jù)傳輸密度高電容大、數(shù)據(jù)傳輸密度高，產(chǎn)生大量功耗產(chǎn)生大量功耗n總線的低功耗設計包括總線的低功耗設計包括:w減小總線上信號的電壓變化幅度：通常小于減小總線上信號的電壓變化幅度：通常小于1n對降低具有特大電容總線的功耗非常有效對降低具有特大電容總線的功耗非常有效n額外代價是總線和功能模塊之間的信號電平的變換電路額外代價是總線和功能模塊之間的信號電平的變換電路w對總線進行分段控制對總線進行分段控制：n根據(jù)總線和功能模塊連接的物理結構根據(jù)總線和功能模塊連接的物理結構,在信號傳輸時在信號傳輸時,隔隔斷總線的無關部分斷總線的無關部分,從而減小總線的實際電容從而減小總線的實

37、際電容,以降低功以降低功耗耗w總線數(shù)據(jù)的編碼總線數(shù)據(jù)的編碼：n使數(shù)據(jù)在總線上傳輸時引起的電平反轉減少使數(shù)據(jù)在總線上傳輸時引起的電平反轉減少(即減小了活即減小了活動因子動因子)系統(tǒng)級的優(yōu)化技術 合適的總線編碼技術合適的總線編碼技術,可以使翻轉活動最可以使翻轉活動最小化小化：nGray-code ：連續(xù)的兩個二進制數(shù)之間只連續(xù)的兩個二進制數(shù)之間只有一位不同。有一位不同。w在總線傳輸連續(xù)變化的數(shù)據(jù)時在總線傳輸連續(xù)變化的數(shù)據(jù)時(比如地址總線的比如地址總線的變化變化) ,只有一位發(fā)生變化只有一位發(fā)生變化 總線的翻轉活動大總線的翻轉活動大大減少大減少,從而降低功耗。從而降低功耗。通過將這兩種編碼方法應用到

38、指令地址總線進行比較通過將這兩種編碼方法應用到指令地址總線進行比較,結果是結果是Gray-code 編碼可以將位變化降低編碼可以將位變化降低,最大達最大達58 % ,而平均降而平均降低也達到低也達到37 %。系統(tǒng)級的優(yōu)化技術其它總線編碼技術：其它總線編碼技術：T0 編碼、自適應編碼、自適應編碼、編碼、BI 編碼等。編碼等。n如圖為如圖為T0-C編碼編碼w地址連續(xù)則總線編地址連續(xù)則總線編碼保持碼保持w如果與初始值相同，如果與初始值相同，采用遞增值采用遞增值w如果為非連續(xù)值，如果為非連續(xù)值，則采用該值則采用該值實際地址實際地址總線編碼總線編碼模式模式25252625保持保持2725保持保持3939

39、目標目標4039保持保持4139保持保持3942無歧義無歧義4042保持保持4142保持保持4242保持保持4342保持保持系統(tǒng)級的優(yōu)化技術各種總線編碼實現(xiàn)的機理不同各種總線編碼實現(xiàn)的機理不同n有的需要加標志位有的需要加標志位：T0編碼編碼n有的需要對過去一段時間的數(shù)據(jù)進行特征統(tǒng)有的需要對過去一段時間的數(shù)據(jù)進行特征統(tǒng)計：計：Codebook編碼編碼n目的是盡量減少總線上的位變化目的是盡量減少總線上的位變化系統(tǒng)級的優(yōu)化技術 算法的優(yōu)化可以極大減少操作步驟，從而使功算法的優(yōu)化可以極大減少操作步驟，從而使功耗降低。耗降低。n例：一個矢量量化例：一個矢量量化(VQ)算法（壓縮圖像數(shù)據(jù)），算法（壓縮圖像

40、數(shù)據(jù)），VQ編碼有全搜索、樹形搜索和差分編碼有全搜索、樹形搜索和差分-樹形搜索三種樹形搜索三種算法，下表比較了三種算法的運算復雜性。算法，下表比較了三種算法的運算復雜性。算法的優(yōu)化可以使運算步驟有幾個數(shù)量級的減算法的優(yōu)化可以使運算步驟有幾個數(shù)量級的減少，因而對降低功耗有重要作用。少，因而對降低功耗有重要作用。系統(tǒng)級的優(yōu)化技術 異步邏輯異步邏輯n異步邏輯是完全不同于同步設計的一種設計方法。異步邏輯是完全不同于同步設計的一種設計方法。異步邏輯不采用全局時鐘而是用握手信號電路協(xié)調異步邏輯不采用全局時鐘而是用握手信號電路協(xié)調模塊間的協(xié)作模塊間的協(xié)作, 不存在時鐘偏斜問題。不存在時鐘偏斜問題。n單一時鐘

41、設計使得整個芯片的不同部分都必須應用單一時鐘設計使得整個芯片的不同部分都必須應用相同頻率的時鐘相同頻率的時鐘, 而系統(tǒng)的有些部分沒有必要用這而系統(tǒng)的有些部分沒有必要用這樣高的頻率樣高的頻率, 這也導致功耗增加。這也導致功耗增加。n異步電路本質上是數(shù)據(jù)驅動的異步電路本質上是數(shù)據(jù)驅動的, 能最大限度地利用能最大限度地利用能量。接受較少數(shù)據(jù)的模塊自然能在較低的頻率下能量。接受較少數(shù)據(jù)的模塊自然能在較低的頻率下工作。工作。系統(tǒng)級的優(yōu)化技術 并行處理并行處理n并行處理是最重要的低功耗措施，主要思想是通過并行處理是最重要的低功耗措施，主要思想是通過并行設計和流水線設計兩種并行處理方式提高電路并行設計和流水

42、線設計兩種并行處理方式提高電路性能，降低電路的功耗。性能，降低電路的功耗。并行設計（并行設計（Parallelism）n并行設計將數(shù)據(jù)流中一個功能模塊并行設計將數(shù)據(jù)流中一個功能模塊“復制復制”為為n個個（n=2）模塊。這些模塊并行計算后通過多路選）模塊。這些模塊并行計算后通過多路選擇器輸出。擇器輸出。n由于有由于有n個相同的模塊同時工作，可以把驅動每個個相同的模塊同時工作，可以把驅動每個模塊的時鐘頻率降低為原頻率的模塊的時鐘頻率降低為原頻率的1/n分頻，而電路分頻，而電路總的輸出仍然能保持原來的速度?？偟妮敵鋈匀荒鼙３衷瓉淼乃俣取２⑿性O計并行結構降低功耗的主要原因：并行結構降低功耗的主要原因：

43、n在獲得與參考結構相同的計算速度的前提下在獲得與參考結構相同的計算速度的前提下,其工作頻率可以其工作頻率可以降低為原來的降低為原來的1/ 2 ,同時電源電壓也可降低。同時電源電壓也可降低。并行設計參考結構：工作頻率為參考結構：工作頻率為50 MHz ,電源電壓為電源電壓為3. 3 V ,最壞情況下的延遲為最壞情況下的延遲為20ns。在這種情況下。在這種情況下,無法通過無法通過降低電源電壓來降低功耗降低電源電壓來降低功耗,因此因此并行結構并行結構：使頻率降為使頻率降為25 MHz ,這樣最壞情況下的這樣最壞情況下的延遲可以達到延遲可以達到40 ns ,而電源電壓通過驗證可以降低為而電源電壓通過驗證可以降低為1. 8 V ,即為原來的即為原來的1/ 1. 83。當然由于電路的加倍。當然由于電路的加倍和外部布線的增加和外部布線的增加,其等效的電容也要增加為原來的其等效的電容也要增加為原來的2. 2 倍?？梢缘贸霾⑿薪Y構功耗與參考結構功耗近似的倍?？?/p>