高速電路板的設(shè)計(jì)方法

1、 高速電路板的設(shè)計(jì)方法引言當(dāng)今對于系統(tǒng)的設(shè)計(jì)來說，最重要的因素就是速度。我們通常采用的是66MHz200MHz的處理器， 233MHz和 266MHz處理器的應(yīng)用也越來越廣泛。提出高速要求的原因有兩個：一、要求系統(tǒng)在人們認(rèn)為適合的時間幀中完成復(fù)雜的任務(wù)。比如說，即使是最基本的計(jì)算機(jī)動畫制作也需要通過處理大量的信息才能夠完成。二、元件廠商能夠生產(chǎn)出高速器件。目前，可編程陣列邏輯（ PAL®）器件可提供的傳輸延遲是 4.5 ns，而復(fù)雜的 PLD（如 MACH®）的傳輸延遲是 5ns，這似乎是快速的，但并不是傳輸延遲造成的，其實(shí)快速的傳輸延遲是由快速的邊沿速率獲得的。將來會出現(xiàn)

2、速度更快的器件，可以提供相對更快速的邊沿速率。高速系統(tǒng)的設(shè)計(jì)不僅需要借助快速的元件，而且需要精心的設(shè)計(jì)。器件的模擬部分和數(shù)字部分同等重要。高速系統(tǒng)存在的主要問題是噪音的產(chǎn)生，高頻能夠輻射并造成干擾，相應(yīng)的快速邊沿速率可能會產(chǎn)生振蕩、反射和串?dāng)_現(xiàn)象，如果不能及時檢查出來，這種噪音可能會大大地降低系統(tǒng)的性能。本文對利用 PC板布局實(shí)現(xiàn)高速系統(tǒng)的設(shè)計(jì)進(jìn)行了概述，主要內(nèi)容包括：²電源分布系統(tǒng)及其對供膳寄宿處產(chǎn)生的影響；²傳輸線路以及相關(guān)的設(shè)計(jì)規(guī)則；²串?dāng)_的產(chǎn)生和消除；²電磁干擾1.電源分布電源分布網(wǎng)絡(luò)是高速電路板設(shè)計(jì)中最重要的考慮因素。無噪音的電路板必需無噪音的

3、電源分布網(wǎng)絡(luò)。注意，設(shè)計(jì)無噪聲的 VCC和無噪聲的地一樣重要。本文主要論述的是 AC用途，因此 VCC 就是地。電源分布網(wǎng)絡(luò)還必須為電路板上所有信號提供返回路徑。由于返回路徑的作用在低頻時不很明顯，所以常常被忽視，而許多設(shè)計(jì)即使在返回路徑的特性被忽視的情況下也能運(yùn)行。1.1.電源分布網(wǎng)絡(luò)作為電源1.1.1.阻抗的作用假設(shè)有一塊帶有數(shù)字 IC和 +5.0V電源的電路板，規(guī)格為 5 x 5，目的是將+5.0V電壓正確地傳遞到電路板上每個器件的電源引腳，而不用考慮器件相對于電源的位置。另外，引腳處的電壓是不受線路噪音影響的。具有這些特征的電源示意地表示為理想的電壓源（見圖 1a），其阻抗為零，這可以

4、保證負(fù)載和源電壓相等，也意味著噪音信號會被吸收，原因是噪音發(fā)生器的源阻抗是有限的。遺憾的是，這只是一種理想的情況。圖 1b舉例說明了真實(shí)電源的情況，它有電阻、電感和電容形式的阻抗，分布在電源分布網(wǎng)絡(luò)。噪音信號可能會因?yàn)榫W(wǎng)絡(luò)中的阻抗而影響電壓的增加。設(shè)計(jì)的目標(biāo)是要盡可能減小電源分布網(wǎng)絡(luò)的阻抗，具體可通過電源總線和電源層兩種方案來實(shí)現(xiàn)。雖然電源層的阻抗特性比電源總線好，但是實(shí)際考慮時可能更傾向于電源總線方法。 圖 1.電源 a)理想的情況； b)更現(xiàn)實(shí)的情況1.1.2.電源總線與電源層的比較圖 2展示了兩種電源分布方案?？偩€系統(tǒng)（圖 2a）由一組線跡和系統(tǒng)器件要求的不同電壓電平構(gòu)成，邏輯上通常是

5、+5V和地線，各電壓電平要求的線跡數(shù)量隨系統(tǒng)的不同而變化。電源層系統(tǒng)（圖 2b）由覆蓋了金屬的完整層（或者是層段）構(gòu)成，各電壓電平都要求有獨(dú)立的層，金屬中唯一的間隙是用來放置引腳和信號饋通的。早期主要出于費(fèi)用方面的考慮，主要采用電源總線方案。電源總線與信號線在同一層面上。必須由電源總線為所有器件提供電源，其他的空間用于走信號線，電源總線呈長長的窄帶狀，因而在相對小的截面積上會產(chǎn)生小的電阻。雖然電阻比較小，但非常重要。即使是小電路板，也能容納 20-30 個器件。假如 20個器件的電路板上的每個器件吸收 200mA的電流，那么總電流將是 4A，0.125的總線電阻將產(chǎn)生 0.5V的電壓降，假設(shè)電

6、源是 5V，則總線上最后一個器件只可能接收 4.5V。因?yàn)殡娫磳犹畛淞苏麄€層，所以唯一的限制是電路板的大小。電源層的電阻對于提供相同器件數(shù)量的電源總線上的電阻來說，只是很小的一部分，因此與電源總線比較起來，電源層更可能為所有器件提供全部的能量。在電源總線方案中，電流被限制在由總線定義的路徑上。高速器件產(chǎn)生的線路噪音會影響電源總線上的其它器件。在圖 2a所示的電路板上， U9產(chǎn)生的噪音通過總線傳至 U7。而在電源層方案中，由于電流路徑不受限制，因此噪音電流是分布式的，再加之阻抗較低，使電源層受噪音的影響比電源總線小。圖 2.電源分布系統(tǒng) a)電源總線； b) 電源層 1.1.3.線路噪音的濾波電

7、源層單獨(dú)無法消除線路噪音，既然所有的系統(tǒng)都會遇到噪音問題，那么不管采用何種電源分布方案，都需要借助旁路電容來進(jìn)行濾波。通常情況下， 1F10 F電容放置在電路板的電源輸入上，而 0.01 F 0.1 F電容則放置在電路板的每個有源器件的電源引腳和接地引腳上。這里旁路電容充當(dāng)?shù)氖菫V波器的角色。大電容（ 10 F）放置在電路板的電源輸入上，用以濾波通常由電路板外產(chǎn)生的較低頻信號（比如 60Hz線路頻率）。電路板上有源器件產(chǎn)生的噪音諧波范圍在 100MHz以上。每個芯片上放置的旁路電容（ 0.1 F）通常比電路板間的電容小得多。既然目標(biāo)是要濾除電源上所有 AC成分，似乎電容越大越好，這樣可以降低阻抗

8、，但實(shí)際上電容并不具有理想特性。圖 3a是理想電容的例子，圖 3b是現(xiàn)實(shí)電容的例子。電容所需的焊盤及引線會產(chǎn)生電阻和電感，因?yàn)檫@些寄生元件與電容串聯(lián)在一起，所以把它們叫做等效串聯(lián)電阻（ ESR）和等效串聯(lián)電感（ ESL）。因此電容就是一個串聯(lián)諧振電路，圖 3. a)電容的理想示意圖； b)寄生元件模擬的現(xiàn)實(shí)環(huán)境如圖 4a所示，頻率低于 f R的是容性的，而高于 f R的是感性的，因而電容與其說是高阻濾波器，還不如說是帶阻濾波器。圖 4. a)電容阻抗與頻率； b)使用同類結(jié)構(gòu)時減小電容的效果（常數(shù) ESL）舉例說明，用于連接電路板 -電源的 10 F電容通常是由絕緣材料隔離的金屬箔卷制成的（見

9、圖 5），這樣就會產(chǎn)生大的 ESL和大的 ESR。正因?yàn)橛写蟮?ESL，f R一般小于 1MHz，所以它們是消除 60Hz噪聲最好的濾波器，但不能有效地消除期望的 100MHz甚至更高的交換噪聲。 圖 5.大電容（容值 F）的內(nèi)部結(jié)構(gòu)ESL和 ESR源于采用的電容和電介質(zhì)材料的結(jié)構(gòu)，而不是電容值。通過將電容替換成同類型的大電容也無法改善高頻阻性能。當(dāng)大電容的頻率低于小電容的 f R時，大電容的阻抗就比小電容的小，而當(dāng)頻率高于小電容的 f R時，則兩個電容的阻抗沒有差異（圖 4b）。這是因?yàn)橹挥须娙萘堪l(fā)生了變化， ESL 基本保持不變，除非電容結(jié)構(gòu)有所變化。若要提高高頻濾波的能力，就必須選用較小

10、 ESL類型的電容替代原來的電容。電容類型根據(jù)特定的頻率和應(yīng)用的不同而變化，表 1提供了一些器件類型的信息。表 1.旁路電容類型類型范圍應(yīng)用電解1 F>20 F通常用于電路板的電源連接用作芯片的旁路電容，且常常與電解電容并聯(lián)，以擴(kuò)展濾波器的帶寬，增加阻帶。玻璃封裝陶瓷0.01 F0.1 F陶瓷片非鐵磁0.01 F0.1 F<0.1 F主要用于芯片，偏重小尺寸時也有用。用于對噪音敏感器件的旁路，常于其它的陶瓷片并聯(lián)，以增加阻帶。最小 ESL電容通常是用非鐵磁材料制成的，具有小電壓 -電容乘積，因此要想借助具有實(shí)際擊穿電壓的大電容來防止出現(xiàn)電路板故障是非常困難的。然而由于濾波性能好，所

11、以不一定需要大數(shù)值電容。圖 6將 C0G（非鐵磁的）類型的0.01 F電容與其它類型的 0.1 F電容作了比較，證明 0.01 F電容在高頻時具有良好的濾波性能。圖 6. X7R和 C0G兩種類型結(jié)構(gòu)的頻率響應(yīng)電容圖說明任何一種電容的有效頻率操作范圍都是有限的，系統(tǒng)不僅有高頻噪音，而且還有低頻噪音，我們希望能擴(kuò)展這個范圍，具體可通過將大電容、小 ESL器件與較小電容、極小 ESL器件并聯(lián)來實(shí)現(xiàn)。圖 7表明這種方法可以大大擴(kuò)展有效的濾波頻率范圍。 圖 7.兩個并聯(lián)電容的頻率響應(yīng)1.1.4.旁路電容的布局選擇濾波電容之后，就必須將它們放置在電路板上。圖 8a展示了電路板上低速器件的標(biāo)準(zhǔn)放置。電容靠

12、近器件的頂端放置以確保接通度，這種布局非常簡單，但在高頻應(yīng)用下性能不佳。注意， VCC電容連接非常近似于芯片的 VCC連接，而接地連接則大不一樣。因?yàn)殡娫磳拥脑胍舨皇菃我坏模噪娙莶荒転V除芯片引線處的噪音，只能濾除芯片附近的噪音。圖 8. a)旁路電容的典型放置； b)旁路電容的優(yōu)選放置確保芯片和電容在同一點(diǎn)上與 VCC和地層接觸，以提高性能。因?yàn)殡娙菖c芯片不一樣大小，所以 VCC和地層接點(diǎn)與電容之間有必要運(yùn)行兩條線跡，如圖 8b所示?！耙€延伸”應(yīng)當(dāng)盡可能短地放置在非電源層上，通常情況下，電容最好放置在電路板的另一面，芯片的正下方，表面貼片電容在這里可以很好地工作。值得注意的是，電容與電源

13、引腳之間的“引線延伸”線跡應(yīng)當(dāng)占有的空間可能會影響信號線的布線，然而這時過多的考慮信號線的布線可能會影響以后的減噪工作。對于具有多個 VCC和接地引腳的器件來說，如何得到最佳的旁路效果，取決于器件本身，特別是器件內(nèi)部的電源引腳是否相連。如果電源引腳已經(jīng)在器件內(nèi)部相連了，則只需要在一個電源腳到一個接地引腳間進(jìn)行旁路即可。如果內(nèi)部的電源引腳沒有任何連接，那么獨(dú)立的VCC引腳必須單獨(dú)去耦。通常最好與器件廠商取得聯(lián)系，獲得有關(guān)的幫助信息。1.2.電源分布網(wǎng)絡(luò)作為信號返回路徑電源網(wǎng)絡(luò)能夠?yàn)橄到y(tǒng)中的所有信號提供返回路徑，不論它們是在電路板上還是電路板外生成的，設(shè)計(jì)好合理的返回路徑，可以解決多種高速噪音問題

14、。1.2.1.信號返回線路的自然路徑信號交換邊沿生成的能量是高速設(shè)計(jì)中最重要的問題。每當(dāng)信號交換時，就會生成 AC電流，電流需要有閉合的環(huán)路，如圖 9a和 9b所示，地端和 VCC提供了完成環(huán)路所需的返回路徑，圖 9c示意了這種環(huán)路。 圖 9.電路板上信號的電流環(huán)路 a)通過 VCC； b)通過地； c)相當(dāng)?shù)?AC路徑電流環(huán)路中的電感可以當(dāng)作單圈線圈，它們可能會使振蕩、串?dāng)_和輻射等問題更加惡化。電流環(huán)路電感及其相關(guān)的問題會隨環(huán)路的變大而增加，因此最大限度地減小環(huán)路的大小可以使出現(xiàn)問題的可能性降到最低。AC返回信號可以在整個層上選擇路徑，它們選擇最小阻抗的路徑（不一定是電阻最?。?，阻抗也包括電

15、感和電容，金屬的阻值很小，因此阻抗主要是電感。因?yàn)樽杩闺S電感的增大而增大，所以最小阻抗路徑就是最小電感路徑。假如由 A到 B的信號線路選擇了任意路徑，那么自然返回路徑就不一定是一條直線，這是由最小電阻決定的。如圖 10所示，信號線路電感和返回線路的增加與兩個路徑的分離有關(guān)。最小阻抗路徑就是使信號返回線路靠近信號線路的路徑，這樣，信號返回盡可能地靠近信號線路，因此產(chǎn)生最小的環(huán)路。在多層板中，“盡可能近”通常指信號線跡上下的地層或 VCC層；兩層板中是指最近的地或 VCC 線跡。圖 10.信號及返回路徑的分離導(dǎo)致了電感的增大1.2.2.總線與信號返回路徑平面的對比圖 2a表明電源總線具有固定的路徑

16、，不論它是否是最佳路徑，返回信號總是沿這條路徑走。如果信號線路不放置在電源總線附近以減小環(huán)路面積，那么就可能出現(xiàn)大環(huán)路。如果沒有仔細(xì)考慮采用電源分布總線方案的電路板布局，則這種方案可能會產(chǎn)生大的噪音。電源層對電流沒有任何限制，因此返回信號可以選擇最小阻抗路徑，它最接近信號線路，電流環(huán)路也最小，是高速系統(tǒng)的首選方案。雖然電源層比總線更占有優(yōu)勢，但設(shè)計(jì)者可證明它是有缺陷的。返回信號的自然路徑若有任何中斷，將迫使路徑繞過斷開處，從而增加了環(huán)路的面積（見圖 11）。因此一定要注意地層和電源層上的切口問題。圖 11.電源層的中斷導(dǎo)致的環(huán)路增加1.3.布局規(guī)則及電源分布考慮下列的布局規(guī)則有助于您利用電源層

17、的優(yōu)勢，避免出現(xiàn)失誤。a.注意通孔電源層的切口容易出現(xiàn)在通孔或者過孔處，信號線穿過電路板面并且將元件、連接器與 電路板連接時，肯定會有切口。它們的周圍是小的間隙，此處的電源層被蝕刻，以避免信號線路出現(xiàn)短路。如果通孔是閉合的且蝕刻比較大，則可能形成勢壘阻擋返回路徑，這可能會出現(xiàn)在背板連接器和器件插座上。例如， VME背板上的連接器。此連接器有 104個引腳，通孔可能會阻礙信號的返回，所有的返回信號被迫傳送到電路板的邊緣，這樣不僅加長了環(huán)路，而且所有的返回信號都共享相同的邊緣，導(dǎo)致了串?dāng)_的發(fā)生（見圖 12）。圖 12.由于通孔原因造成信號的返回選擇共同的路徑b.充足的地線電纜引出電路板的電纜也應(yīng)當(dāng)

18、考慮電流環(huán)路問題。每個信號都應(yīng)是兩線對，一條傳送信號，另一條供給返回信號。這兩條線應(yīng)當(dāng)彼此靠近以減小環(huán)路。圖 13a和 13b示意了較差的配置，而圖 13c示意了正確的配置。圖 13.連接器的配置：a)地線不足；b)地線充足，但集中的地線會造成較大的電流環(huán)路；c)地線平均地分布在信號線路中間c.模擬電源層與數(shù)字電源層的分離高速模擬器件對數(shù)字噪音比較敏感，比如說，放大器可以放大交換噪音，使它更象是尖峰信號，因此在兼具模擬和數(shù)字功能的電路板上，電源層通常是分離的，各層在電源處連接在一起，這樣會給使用兩種類型信號的器件（如 DAC或者電壓比較電路）帶來問題。信號線路必須穿過層邊界，邊界迫使返回路徑在

19、返回到驅(qū)動器以前先到達(dá)電源。解決方法是在信號經(jīng)過的地層上放置跳線（見圖 14），它可以為返回的信號提供跨越斷線的電橋，這樣有助于減小電流環(huán)路。 圖 14.為信號返回路徑在模擬電源層和數(shù)字電源層之間搭接的跳線避免獨(dú)立層的重疊當(dāng)使用分離的電源層時，務(wù)必注意不要將數(shù)字電路的電源層和模擬電路的電源層重疊在d.一起。模擬和數(shù)字電源層的分離用于隔離彼此之間的電流，一旦出現(xiàn)電源層的重疊，就將造成電容的耦合，從而失去隔離的作用。為了確保電源層的分離，可以在電路板的獨(dú)立層之間進(jìn)行截割，然后檢查暴露的電路板邊緣，除非特別設(shè)計(jì)使線跡或連接跨越邊界，否則應(yīng)當(dāng)看不到金屬的痕跡。e.隔離敏感元件有些器件，比如鎖相環(huán)路，尤

20、其對噪音干擾非常敏感，它們有較高的隔離要求。通過蝕刻電源層上器件周圍的馬蹄形部分，可以獲得良好的隔離效果（見圖 15 ）。器件所用的信號都通過馬蹄形末端的狹窄間隙進(jìn)出，電源層上的噪音電流必須經(jīng)過間隙，這樣就不會靠近敏感部件。采用這種方法時，要確保其它的信號被路由遠(yuǎn)離隔離區(qū)，否則由這些線路生成的噪音信號可能會造成此方法所極力避免的干擾。圖 15.噪音敏感元件的隔離f.電源總線靠近信號線路放置有時，設(shè)計(jì)者不得不使用兩層板，使用電源總線來替代電源層。即使遇到這種情況，也可以通過將總線盡可能靠近信號線路放置來控制環(huán)路的面積。接地總線會跟著電路板另一面的最敏感信號走（見圖 16），信號環(huán)路與使用電源層時

21、一樣。圖 16.為總線式電源分布系統(tǒng)提供最適宜的信號返回路徑2.把信號線當(dāng)作傳輸線看待返回信號選擇最小阻抗路徑有助于控制信號線路與 AC接地的關(guān)系，而且信號線路保持恒定的阻抗，這類信號線路稱為受控阻抗線路，為電路板的信號傳輸提供了最好的媒介。 當(dāng)信號延遲遠(yuǎn)遠(yuǎn)大于重要的轉(zhuǎn)換時間時，信號線路就必須作為傳輸線路來看待。傳輸線路端接不正確，易于產(chǎn)生反射，使信號失真。線路負(fù)載端的信號好象在振蕩，降低了系統(tǒng)的運(yùn)行速度（見圖 17），還可能導(dǎo)致假同步，破壞系統(tǒng)的功能性。圖 17.信號線路上的反射 a)驅(qū)動器； b)負(fù)載圖 18模擬了受控阻抗信號線路，從圖上看，電感和電容平均分布在線路上，他們的單位分別是每單

22、位長度亨利和每單位長度法拉。圖 18.傳輸線路從圖中可以得到兩個重要的參數(shù)：阻抗（ Z0）和傳播延遲（ tPD）。在無損的信號線路中，Z0是 AC電阻，也就是說 Z0相對于驅(qū)動器是一個純電阻，單位是歐姆（）。在下列公式中， L0表示信號線路電感，單位是亨； C0表示信號線路電容，單位是法拉。傳播延遲與 L0和 C0有關(guān)，單位是每單位長度時間，公式是傳輸線路的類別對于印刷電路板的設(shè)計(jì)來說，信號線路只可能有兩種類型：帶狀線和微帶（見圖 19）。帶狀線放置在兩個電源層之間，由于信號線路得到了屏蔽，因此從理論上講，這種方法可以提供最清的信號，但線路是隱藏的，因此不易接入信號線路。微帶放置在外層，它的一

23、面是地層，易于接入信號線路。 圖 19.電路板的信號線路構(gòu)成 a)帶狀線； b)微帶參數(shù) C0、 L0、 Z0和 tPD是由信號線路的物理尺寸和電路板材料的電介質(zhì)屬性共同決定的。對于帶狀線來說，對于微帶來說，eR是電路板材料的相對電介質(zhì)常數(shù)，材料通常采用環(huán)氧片狀玻璃纖維， eR平均值是 5。實(shí)例對于線跡和電路板的尺寸有某些具體的規(guī)定。通常廠商會銷售有 1 oz銅線的電路板，因此金屬的厚度約有 1 mil，而線跡的寬度應(yīng)是 815 mil。小于 8 mil的信號線路較難控制，而大于 15 mil的信號線路易于產(chǎn)生過大的電容，一般選用 10 mil值。層的分離取決于所選的電路板厚度和層數(shù)，對于此例

24、， 30 mil就比較合適。依據(jù)上面的敘述，可以計(jì)算出典型信號線路的相關(guān)參數(shù)，假設(shè)寬度 =10 mil，厚度 =1 mil，間隔 =30 mil， eR=5，則推導(dǎo)出2.1.分布式負(fù)載的計(jì)算信號線路在線跡的末端有集總負(fù)載時（見圖 20），采用上面的計(jì)算方法。如果信號線路上的負(fù)載是分布式的（見圖 21），則負(fù)載器件的電容也是分布式的，它增大了線路的電容量，這樣就改變了信號線路的 Z0和 tPD參數(shù)，新的參數(shù) CL由基于增加電容的原始值得到，單位是每單位長度法拉： 圖 20.帶有集總負(fù)載的傳輸線路分布式負(fù)載常見于存儲器組中，這類器件的輸入電容范圍在 4 pF到 12 pF之間，下例選用了 5 pF

25、。存儲器器件的物理尺寸通常規(guī)定為每英寸可放置兩個器件，分布式附加電容的計(jì)算公式是：圖 21.帶有分布式負(fù)載的傳輸線路阻抗因分布式負(fù)載的存在而大大減小，信號傳輸也更慢。反射電源產(chǎn)生的信號能量由 Z0決定，即使將線路看作為電阻，信號線路也不會耗散能量。如圖 20所示，信號能量是由負(fù)載阻抗（ ZL）耗散的。電源到負(fù)載的最大能量轉(zhuǎn)換要求負(fù)載阻抗等于源阻抗。若要將完整的信號轉(zhuǎn)換成 ZL，就必須使 ZL等于 Z0，如果兩個值不相等，某些信號能量就會耗散，保留下來的將反射回電源，這樣源發(fā)生器輸出就要補(bǔ)償“新”負(fù)載。負(fù)載端信號的波形可以看作是原始產(chǎn)生的信號和由負(fù)載反射回的信號的疊加，波形的變化取決于兩個因素：

26、一、負(fù)載與線路阻抗的失配；二、信號轉(zhuǎn)換時間（ tR）與線路傳播延遲（ t）的比率，即 tR/t。如果轉(zhuǎn)換時間大大超過線路的傳播延遲，那么只要原始信號發(fā)生很小的變化，就會反射回電源。源發(fā)生器將補(bǔ)償“新”負(fù)載，并傳輸幾乎沒有信號干擾的正確信號，負(fù)載端有小小的信號過沖。如果信號變化之后，線路的傳播延遲很長足以反射回電源，那么發(fā)生器必須作相應(yīng)的變化以補(bǔ)償負(fù)載，負(fù)載反射新的轉(zhuǎn)換，導(dǎo)致振蕩，如圖 17 所示。過沖量通常與信號線路的長度成比例地變化，直到信號線路的延遲等于轉(zhuǎn)換時間。從這點(diǎn)可以看出，過沖可以與原始轉(zhuǎn)換一樣多，并雙倍于轉(zhuǎn)換變動。 足夠長的信號線路同傳輸線路一樣會產(chǎn)生明顯的反射，信號線路與傳輸線路

27、的相似是由容許失真數(shù)決定的。經(jīng)驗(yàn)法則認(rèn)為原始信號的轉(zhuǎn)換時間小于信號傳播延遲的 4倍時，信號線路作為傳輸線路看待（見圖 22）。即： tR/ 4。圖 22.原始信號與反射信號之間的最小延遲更保守的規(guī)則是當(dāng) tR/小于傳播延遲的 8倍時，將信號線路看作傳輸線路。通常情況下，轉(zhuǎn)換時間相對于信號線路的傳播延遲越大，合成的信號就越清潔。由此可以判斷何種長度的微帶線路必須作為傳輸線路。器件的 tR在 5 ns（尤指采用雙極技術(shù)的器件）到 1 ns（尤指較新的雙極和 CMOS器件）之間變化。表 2列出了適用于上例的上升時間和相關(guān)的信號線路長度。表 2實(shí)例： tR/4中 tR及相關(guān)的傳輸線路長度tR（ ns）

28、線路長度（英寸）543218.66.95.13.41.7對于轉(zhuǎn)換時間為 5 ns的老器件來說，信號線路短于 8.6的不作為傳輸線路處理，而對于較新的高速器件來說，即使是兩英寸的線路也看作傳輸線路。實(shí)際上，具有高速器件的電路板上的所有信號線路都是傳輸線路。如果上例中的傳輸線路有分布式負(fù)載，則必須重新考慮傳輸線路的最小長度。如圖3所示， tR=5 ns時， 4英寸的線路是傳輸線路，而 tR=1 ns時，短于 1英寸的信號線路也是傳輸線路。表 3 tR/4中集總負(fù)載和分布式負(fù)載的 tR及相關(guān)的傳輸線路長度線路長度（英寸）tR（ ns）集總負(fù)載分布式負(fù)載53218.65.13.41.73.62.171

29、.40.75反射的量化 假定信號線路被認(rèn)定為傳輸線路，反射信號的大小取決于 Z0和 ZL的差值。數(shù)字百分比標(biāo)志或反射的原始信號被叫做反射系數(shù)（），公式如下：反射回的原始信號的百分比等于 100*。開負(fù)載時，短負(fù)載時對于開負(fù)載和短負(fù)載來說，整個信號的反射沒有任何衰減。短負(fù)載時的反射系數(shù)是個負(fù)數(shù)，這表示反射的信號是由原始信號轉(zhuǎn)化來的。對于印刷電路板來說，所期望的失配類型是可以估測的。 Z0的范圍通常在 30到150之間，輸入阻抗的范圍在 10 kW（雙極器件）到 100 kW（ CMOS器件）之間，輸出阻抗極低。比如 PALCE16V8這樣的 CMOS PAL器件有 0.2V的典型輸出低電壓，電流

30、是 24mA，電阻大約是 8，輸出高阻抗大約是 50，接近于期望的 Z0 值。下面論述 CMOS器件作為微帶線路的負(fù)載時高電壓向低電壓的轉(zhuǎn)換。驅(qū)動器的輸出阻抗（ ZS ）是：從輸出的 I/V曲線可以得出更準(zhǔn)確的數(shù)據(jù)。負(fù)載的輸入阻抗大于 100k，遠(yuǎn)遠(yuǎn)大于 Z0值（ 67），負(fù)載的實(shí)際等于 1，而源的是：驅(qū)動器生成的信號在 3.5V與 0.2V之間轉(zhuǎn)換，由于驅(qū)動器的輸出阻抗和 Z0構(gòu)成了分壓器，因此生成的信號是：源端合成的信號是： =3.5V- 3.5V-2.84V=0.066V信號到達(dá)負(fù)載后， VL由原來的傳輸電壓降低了 2.84V，反射后又降低 2.84V ，初始的VL是 3.5V，而現(xiàn)在只

31、有 -2.19V。一開始， VS=0.66V，反射的信號返回源端。每個源 KR反射一部分信號， VS 等于原始信號、反射信號與第二次反射信號之和。第二次反射等于： VR=-0.78* -2.84=2.21V， VS=0.66V-2.84V+2.21V=-0.035V第二次反射回負(fù)載，當(dāng)信號達(dá)到時， VL=-2.19+2.21+2.21=2.24，信號繼續(xù)以這種方式前后跳動，每跳動一次，電壓就變小一次。如圖 23所示，左邊和右邊的線分別代表源電壓和負(fù)載電壓，成角的線表示傳輸信號和反射信號的數(shù)值。圖 23.反射信號的示意圖圖 24示意了時間域中的相同信息，圖的上半部分表示源信號，下半部分表示負(fù)載信

32、號。注意，信號強(qiáng)度需要經(jīng)過五個完整的周期才能降到輸入閾值以下。傳播延遲通常是 2 ns/ft5ns/ft。假設(shè) tPD=3 ns/ft，線直徑是 6英寸，則線路的延遲大約是 1.5 ns。經(jīng)過最初的轉(zhuǎn)換，延遲 13.5 ns的信號也是有效的。圖 24.反射信號的時間示意圖 a)源信號； b) 負(fù)載信號端接對于大多數(shù)系統(tǒng)來說，上例中的反射數(shù)過大，需要采用一種方法來消除或者至少減少反射。當(dāng) ZL Z0時，反射可以減少，因此有必要改變 ZL使之等于 ZO。為了理解這一點(diǎn)，我們來看看 PAL器件的輸入和輸出阻抗的特性，輸入阻抗較高，雙極元件是 10kW，而 CMOS是 100kW，輸出驅(qū)動器的阻抗較低

33、。端接可以采用兩種方案來實(shí)現(xiàn)：一、使 ZL降低到 Z0以消除負(fù)載的反射；二、增加 ZS到Z0時以消除源端的二次反射。將電阻與負(fù)載并聯(lián)放置可以降低 ZL值，這種方法稱為并聯(lián) 端接；將電阻與電源、線路串聯(lián)放置可以增加 ZS值，這種方法稱為串聯(lián)端接。圖 25a是并聯(lián)端接的例子，由于多數(shù)器件的輸入電阻非常大，所以 RL可以等于 Z0。圖 25. a)并聯(lián)端接； b)戴維南等量； c)有源電壓； d)串聯(lián)電容； e) 串聯(lián)端接這種方法有一個缺點(diǎn)：高輸出狀態(tài)時電流消耗大。采用 50電阻端接時，電流消耗最大為 48 mA。多數(shù)驅(qū)動器的 IOH是 3.2 mA，顯而易見它高于器件所支持的數(shù)值，但仍然保持VOH

34、值。由于 IOL通常大于 I0H，所以端接到 VCC可能對解決這一問題有所幫助。而設(shè)計(jì)電路板應(yīng)用時，大多數(shù) CMOS器件采用的驅(qū)動器的 IOL是 24 mA或更小，低于支持的數(shù)值，低阻抗傳輸線路的 VOL值仍保持不變。圖 25b中使用了兩個電阻，可以大幅度地減小電流，電阻器變成了分壓器，戴維南電壓是：戴維南電阻是：盡管這是一種比較好的解決方案，但電阻介于 VCC和地之間，所以電源電流較大。減小負(fù)載的另一種方法是將電阻作為 VOH和 VOL之間正電壓的參考（見圖 25c ）。經(jīng)過 50-W電阻時電壓由 3V降到 2.5V的電流小于 3V對地的電流，這不會產(chǎn)生任何信號問題，原因是 DC電壓參考就是

35、 AC接地。然而很難找到端接的電壓源，它可以從信宿電流交換成源電流，而且交換速度快得能夠響應(yīng)這種轉(zhuǎn)換。用電阻和電容串聯(lián)的 RC網(wǎng)絡(luò)替代原始的端接電阻也是一種方法（見圖 25d ）。電阻等于 Z0，電容可以是 100pF級的，確切是什么值并不重要。電容是 AC短路，但會阻塞 DC，因此驅(qū)動器無法看到 RL的 DC負(fù)載效果，這種方法叫做 AC 端接。負(fù)載端接的設(shè)計(jì)用于消除第一次反射，通過將電阻與源串聯(lián)可以增加 ZS并使之等于 Z0（見圖 25e）。增加 ZS時，此電阻使源阻抗等同于 Z0。 這種類型的端接在有集總負(fù)載時運(yùn)行狀況最好，這是因?yàn)橛?ZS和 Z0組成的分壓器會衰減信號（見圖 26 a和

36、b）。因?yàn)?ZS + RL = Z0，所以分壓器將原始的轉(zhuǎn)換一分為二。一半轉(zhuǎn)換會跟蹤傳輸線路，直到到達(dá)負(fù)載后沒有端接就反射，由于反射會造成原始的一半轉(zhuǎn)換翻倍，因此它將帶給負(fù)載端的信號一個最終值（見圖 27a），反射將沿線路返回，完成線路上的轉(zhuǎn)換（見圖 27b）。圖 26. a)串聯(lián)端接； b)串聯(lián)端接形成的分壓器圖 27. a)源端的信號； b)負(fù)載端的信號通過在未端接的微帶上放置串聯(lián)的端接電阻的例子，可以對上文加以解釋。 59（ 68 -9）電阻與驅(qū)動器串聯(lián)放置，對于由低到高的轉(zhuǎn)換來說，源端的信號是：假如負(fù)載是開電路，則反射回 -1.65V。當(dāng)反射信號到達(dá)源端時，由于 RT使 ZS與 Z0

37、匹配，所以不會有新的反射。 VS =1.85V-1.65V=0.2V。原始信號到達(dá)時，負(fù)載端的反射會使 VL等于 0.2V，而 VS并不等于 0.2V，除非有反射 信號返回，在此例中是指 3 ns之后（見圖 27）。對于負(fù)載分布在線路上的情況，這可能是一種冒險(xiǎn)的方法，線路一端的負(fù)載會覺察到有中間電壓的存在，除非反射在返回到源端時已清除了負(fù)載。此外，直到最靠近驅(qū)動器的器件具有有效的輸入時，信號才能被認(rèn)定為有效的，因此增加了返回路程的延遲。最靠近驅(qū)動器的器件的輸入僅當(dāng)反射返回時有效，延遲大于上例中指定的值，原因是分布式負(fù)載增加的電容減小了 Z0，但增加了 tPD。盡管有這種缺點(diǎn)，但串聯(lián)端接在 DRAM驅(qū)動器的應(yīng)用中非常成功，即使 DRAM 是分布在信號線路上的。選擇 RT可以減小信號花費(fèi)接近閾值時間的危險(xiǎn)以及額外的延遲，因而合成的 AS略小于 Z0，線路的電壓擺動越大，電壓電平就越接近 VOL，但低于輸入閾值。如果線路上端接了一個 20的電阻，則 VS 變?yōu)椋阂驗(yàn)槎私硬⒉皇菄?yán)格的匹配，所以可能會出現(xiàn)振蕩。如果振蕩在可容許級別范圍內(nèi)，就可能成功地使用端接，設(shè)計(jì)者必須對折中方法作出決定。另外，大容量的存儲器線路經(jīng)常出現(xiàn)振蕩。由于高輸出阻抗與