CADENCE與CommonPlatform及ARM合作

1、    CADENCE 與Common Platform及ARM合作提供45納米RTL-to-GDSII參考流程    參考流程使用基于CPF的Cadence低功耗解決方案與關鍵DFM技術進行高級節(jié)點設計    Cadence設計系統(tǒng)公司 時間:2008年06月17日     字 體: 大 中 小        關鍵詞:   &

2、#160;    ? 全球電子設計創(chuàng)新企業(yè)Cadence設計系統(tǒng)公司(NASDAQ: CDNS)今天宣布面向Common Platform 技術的452008年7月面向大眾化推出。Cadence 與Common Platform技術公司包擴IBM、特許半導體制造公司和三星聯(lián)合開發(fā)RTL-to-GDSII 45納米流程，滿足高級節(jié)點設計需要。該參考流程基于對應Common Power FormatDesign For Manufacturing ,DFM）技術。那些使用通用平臺45納米工藝設計大規(guī)模量產型消費電子產品、通信和移動電子設備的客戶將會大幅節(jié)省功

3、耗、提高良品率和加快上市時間。?該參考流程使用45納米ARM Physical IP低功耗庫，讓設計師可以使用不同的CPF文件和單個黃金RTL進行設計摸索和physical prototyping，實現(xiàn)低功耗架構的優(yōu)化。它采用Cadence低功耗解決方案中的高級功率管理功能包括power shut off prototyping, power domain-aware placement, clock tree synthesis and routing, multi-mode和multi-corner 分析與優(yōu)化, 從而提供更高的生產效率，以及為高級設計極大地降低功耗。?“消費者對于便攜式產

4、品的需求正在加速，更長,更可靠的連接性成為必要。這就對優(yōu)化功率管理機制的設計提出了更高的要求，”ARM物理IP部門市場部副總裁Tom Lantzsch說。“與Cadence合作，ARM可以全力幫助我們共同的客戶，讓他們開發(fā)出業(yè)界領先的嵌入式產品。作為本次合作的一部分，我們將會開始提供帶有ARM Physical IP庫的CPF視窗。帶有Power Management Kit的45納米ARM Physical IP面向Common Platform技術，這是我們與Cadence合作發(fā)展基于CPF的參考流程的再一次進步?！?這種45納米參考流程是基于 Cadence Encounter 數字IC

5、設計平臺，用于注重DFM的預防、偵測與優(yōu)化。它已經在Common Platform中得以演示，將導致光刻中良品率受限制(yield-limiting)的功能將可以通過使用Cadence Litho Physical Analyzer被迅速而精確地識別。這些基于模型的DFM結果被用于驅動Cadence SoC Encounter ?RTL-to-GDSII 系統(tǒng)，用于預防和重視制造性的設計閉合，而Cadence Chip Optimizer用于增量型基于空間的互連優(yōu)化以及最終的可制造性優(yōu)化。Cadence QRC Extractor提供了物理、制造和電氣域之間的基本建模鏈接。DFM效應可以被提取

6、，而時序影響可以被反推到物理實現(xiàn)階段，進行精確的、基于模型的時序優(yōu)化。?通過基于Common Platform的Cadence45納米參考流程，讓設計師能夠重新實現(xiàn)制造的可預測性，這可以實現(xiàn)更高質量的芯片，可以更快實現(xiàn)量產化。?“低功耗設計與可制造性設計是客戶采用Common Platform 45納米工藝技術時面臨的主要問題，”IBM的Common Platform副總裁Mark Ireland說?！盀榱私鉀Q這些問題，Common Platform的公司與Cadence的工程師合作，提供這種45納米參考流程，從而得出了這種創(chuàng)新的、注重良品率的解決方案，并且使用CPF完美地實現(xiàn)其功耗意圖?！?

7、“這次Cadence與Common Platform之間的合作提供了為45納米芯片準備的參考流程，尋找可預測的設計流程的工程師團隊可以快速采用，實現(xiàn)更高的芯片質量，”Cadence公司Digital IC 以及Power Forward部門全球副總裁徐季平(Chi-Ping Hsu)說?！癈adence低功耗解決方案、DFM技術以及Common Platform 45納米工藝技術的結合，為設計師提供了一個完整的解決方案，解決低功耗和高級工藝節(jié)點的復雜性與相互依賴的需要?！?Cadence 45納米參考流程中的高級節(jié)點功能提供了“設計即所得”（ what you design is what y

8、ou get, WYDIWYG）建模、高級低功耗技術和關鍵制造差異的優(yōu)化，可以被用于改進設計階段的成果。這有助于實現(xiàn)更快、功耗更低、更為精確的芯片。?供應情況 ? 這種45納米高級低功耗、良品率優(yōu)化的參考流程將于7月推出，只要將請求通過電子郵件發(fā)送到 common_platform_45LP. 該參考流程工具包包含一個參考設計、資料和用于運行參考流程的腳本。?關于Cadence ?Cadence公司成就全球電子設計技術創(chuàng)新，并在創(chuàng)建當今集成電路和電子產品中發(fā)揮核心作用。我們的客戶采用Cadence的軟件、硬件、設計方法和服務，來設計和驗證用于消費電子產品、網絡和通訊設備以及計算機系統(tǒng)中的尖端半導體器件、