EDA技術(shù)-VHDL-5.12正弦信號(hào)發(fā)生器

1、5.12.正弦信號(hào)發(fā)生器程序設(shè)計(jì)與仿真實(shí)驗(yàn)1實(shí)驗(yàn)?zāi)康氖煜uartusII及其LPM_ROM與FPGA硬件資源的使用方法。2實(shí)驗(yàn)原理正弦信號(hào)發(fā)生器的結(jié)構(gòu)由3部分組成，數(shù)據(jù)計(jì)數(shù)器或地址發(fā)生器、數(shù)據(jù) ROM和D/A。性能良好的正弦信號(hào)發(fā)生器的設(shè)計(jì)，要求此3部分具有高速性能，且數(shù)據(jù) ROM在高速條件下，占用最少的邏輯資源，設(shè)計(jì)流程最便捷，波形數(shù)據(jù)獲最方便。圖5.12.1所示是此信號(hào)發(fā)生器結(jié)構(gòu)圖，頂層文件 SINGT.VHD在FPGA中實(shí)現(xiàn)，包含2個(gè)部分：ROM的地址信號(hào)發(fā)生器由5位計(jì)數(shù)器擔(dān)任，和正弦數(shù)據(jù) ROM ,其原理圖 如圖5.12.2所示。拒此，ROM由LPM_ROM模塊構(gòu)成能達(dá)到最優(yōu)設(shè)計(jì)，L

2、PM_ROM底層是FPGA中的EAB 或ESB等。地址發(fā)生器的時(shí)鐘CLK的輸入頻率fo與每周期的波形數(shù)據(jù)點(diǎn)數(shù)（在此選擇 64點(diǎn)）以及D/A 輸出的頻率f的關(guān)系是：f =64圖5.12.1正弦信號(hào)發(fā)生器結(jié)構(gòu)圖圖5.12.2正弦信號(hào)發(fā)生器原理圖3實(shí)驗(yàn)內(nèi)容在Quartus II上完成正弦信號(hào)發(fā)生器設(shè)計(jì)，包括仿真和資源利用情況了解（假設(shè)利用Cyclone器件）。最后在實(shí)驗(yàn)系統(tǒng)上實(shí)測(cè)，包才SignalTap II測(cè)試、FPGA中ROM的在系統(tǒng)數(shù)據(jù)讀寫測(cè)試和利用示波器測(cè)試。最后完成EPCS1配置器件的編程。4實(shí)驗(yàn)預(yù)習(xí)與思考如果CLK的輸入頻率是50MHz ROMfr一個(gè)周期的正弦波數(shù)據(jù)是128個(gè)，要求輸出

3、的正弦波頻率不低于150KHz, DAC0832是否能適應(yīng)此項(xiàng)工作？為什么?5原理圖的建立與仿真(1)為此工程建立文件夾，文件夾名為 zxb(2)建立原理圖文件,單擊 New一 Device Disingf Block Diagram/Schematic file一OK,彈出原理圖窗口如圖5.12.3所示,219圖5.12.3原理圖建立窗口5.12.4 窗口，在窗口的 Name處輸入input (輸入節(jié)點(diǎn))，點(diǎn)擊(3)雙擊原理圖窗口的任意處彈出如圖 ok,然后保存，文件名為cnt.圖5.12.4原理圖輸入窗口(4)創(chuàng)建工程與第2章2.1節(jié)的方法相同。(5)六位二進(jìn)制計(jì)數(shù)器原理圖的生成方法建立V

4、HD用言的原理圖，單擊工具欄的 File New一Device Dising VHDLFile 一OK彈出原程序輸入窗口，將原程序?qū)?入。原程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT6b ISPORT (CLK,RST,EN : IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(5 DOWNTO 0);COUT : OUT STD_LOGIC );END CNT6b;ARCHITECTURE behav OF CNT6b ISBEGI

5、NPROCESS(CLK, RST, EN)VARIABLE CQI : STD_LOGIC_VECTOR(5 DOWNTO 0);BEGINIF RST = '1' THEN CQI := (OTHERS =>'0');計(jì)數(shù)器異步復(fù)位ELSIF CLK'EVENT AND CLK='1' THEN檢測(cè)時(shí)鐘上升沿IF EN = '1' THEN-檢測(cè)是否允許計(jì)數(shù)(同步使能)CQI := CQI + 1;允許計(jì)數(shù)END IF;END IF;CQ<=CQI;END PROCESS;END behav;存盤，命名.生

6、成原理圖單擊工具欄的 FilefCredte Update Create Symbol Files for Current File。此處要等待點(diǎn)時(shí)間，檢查原代碼是否正確，若沒問題將彈出原理圖建立成功的提示如圖5.12.5所示。圖5.12.5原理圖建立成功提示雙擊已創(chuàng)建的cnt原理圖窗口彈出圖 5.12.6窗口，單擊窗口左上腳 Project即可看到剛才建好的CNT6b工程文件，用鼠標(biāo)左鍵選擇 CNT6b再單擊ok即可將cnt6原理圖模塊調(diào)入原理圖窗口。圖5.12.6 調(diào)出已建好的 CNT6b工程文件輸出、輸入節(jié)點(diǎn)復(fù)制有多種方法： 按住鍵盤上的Ctrl鍵，然后用鼠標(biāo)拖動(dòng)輸入節(jié)點(diǎn)即可完成復(fù)制,

7、也可以采用復(fù)制粘貼的方法，或者在從元件庫中再調(diào)輸入、輸出節(jié)點(diǎn)。（6）定制LPM_ROM元件單擊 File 一New一other FilesfHexadecimallntel-FmatFile （16進(jìn)制格式）,彈出圖 5.12.7窗口, 將255改成64,單擊OK進(jìn)入下一個(gè)窗口如圖 5.12.8所示。在圖5.12.8窗口中輸入正弦波的 64個(gè)點(diǎn)， 輸入完成存盤。圖5.12.7正弦波的64個(gè)點(diǎn)文件生成Ad dr+口 )+1+2+3+4+5+6 |02552542522492452392332252172071971661741621501371S12411299677564534324342E1

8、913841n32014S13192634404353647587991121244813715016217416619720756225233239245249252254悔5 I圖5.12.8正弦波的64個(gè)點(diǎn)的輸入調(diào)用 ROM方法：打開 MegaWizard Plug-In Manager初始對(duì)話框。在Tools菜單中選擇 MegaWizardPlug-In Manager,產(chǎn)生如圖 5.12.9的界面，選擇 Create a new custom項(xiàng)，定制一個(gè)新的模塊（如果要 修改一個(gè)已編好的 LPM模塊，則選擇 Edit an existing custom項(xiàng)）。單擊Next按鈕后，進(jìn)入

9、圖 5.12.10 窗口，在左欄選擇 Storage項(xiàng)下的LPM_ROM，再選擇Cyclone器件和VHDL語言方式；最后輸入 ROM文件存放的路徑和文件名：Ezxbrom6.vhd 。圖5.12.9定制新的宏模塊wricri megarunction would you iihe to customizeSelect a megahnction from the list belowWhich device tamilv 岫llyou be using?| CycloneT |- 函 Installed Pluglnj,| Altera SOPC Builder+ & Arithme

10、tic+ 副 Gates；田韶I/O+ 副 Memory Corripiler，口 Parallel Flash Loaderzl Serial Flah Loader-> Signal!ap II Logic Analyzer-翻 Storage* |ALT3PRAM|七ALTCAMiiP-nALTQPRAM!；目ALTSHIFTJAPS孑 ALTSYNCRAMJ LPM_FF* | LPMJIF口+曰 LPM_L>TCHW LPM_RAM_DP* | LPM_RAM_DP+A LPM_RAW_DQ豆 LPM_R0MJ LPM-SHIFTREG圖 VrUalJTAG+ 邈 iPM

11、egaStorevWhich Npe of output file do you wmnt t口 c(eote?C曲DL但 VHDLC Verilog HDLWhal name do you wont For the output file?Browse .E:zxt1 VtxnGGenerate clear box netlisl file instead ol a default wrapper Jile fa use with supported EDA synthesis tools only)Return to thi$ page for another create operati

12、onNote： To compie a project successfully in the Quartus II software, lour design files must be in the proiect directory, in the global user libraries specified in the Options dialog box (T ools menu), or a user library specified in the User Libraries page of the Settings dialog box (Aijignments menu

13、.Your cun ent usei library directories are：Cancel < Back Next >圖5.12.10 LPM宏模塊設(shè)定設(shè)置完成單擊 Next進(jìn)入圖5.12.11窗口，選擇 ROM控制線、地址線和數(shù)據(jù)線。在圖 5.12.11和5.12.12窗口中選擇地址線位寬和ROM中數(shù)據(jù)數(shù)分別為 8和64,在“What should the RAM block tybe be選擇默認(rèn)的Auto.;選擇地址鎖存控制信號(hào)inclock圖5.12.11器件參數(shù)設(shè)置圖5.12.12選擇地址鎖存信號(hào)設(shè)置完成單擊 next按鈕進(jìn)入圖5.12.13所示窗口。在圖 5.1

14、2.13所示窗口的“ Do you wantto” 欄上選擇“Yes, use this for the memory content data”項(xiàng)，并按Browse按鈕，選擇指定路徑上的文件 cnt.hex。 在"Allow in-System Memory ”欄上選擇打勾，并在“ The Instance ID of this ROM ”欄輸入 roma,作 為此ROM進(jìn)行“在系統(tǒng)”測(cè)試和讀寫（如果需要讀寫多個(gè)嵌入式的LPM_ROM 或LPM_RAM , ID號(hào)roma就作為此 ROM的識(shí)別名稱），這種讀寫不影響 FPGA中電子系統(tǒng)的正常工作。ilationof 7|T'

15、| ParameterSettingsLPM_ROMVersion &.0raryAboutDocumentationGeneral '? Reg與 Clkens, Byte Enable AclrsResource Usage1 M4K +1 sld mod ram romCNT6b:instCLK 匚二>ENI >RSTl >CLKCOUT (GND)CQF5.ORSTROM6:inst1呵 7.0Do you want to specify the initial content of the memory?O No, leave it blank In

16、itialize meniory content data tn XX.X on power-up in simuhtio(Vou can use a Hexadecimal (Intel-format) File .hex or a Memory Initialisation FileBrowse,File mm我E:/zxbl/cnt,hexThe initial content file should conform i=ito which port's dimensions?I一|5 Allow In-System Memory Content Editor to captur

17、e and update content independently of the system dockThe 'Instance ID' of this ROM is:rornaCancel<BackNext >Finish圖5.12.13調(diào)入ROM初始化數(shù)據(jù)文件并選擇在系統(tǒng)讀寫功能連續(xù)單擊next按鈕，最后單擊 亙匚I按鈕完成。(6)仿真仿真方法與計(jì)數(shù)器的仿真方法相同。正弦波RTL電路如圖5.12.14所示，仿真結(jié)果如圖5.12.15所示,從圖5.12.15中可知正弦波的輸出結(jié)果是按16進(jìn)制顯示64個(gè)點(diǎn)，但為了圖的清楚，該圖只顯示了部分結(jié)果。C_>COU

18、T圖 5.12.14 RTL 電路30.0 ns70.0 ns110 0i m 150.0 ns 190 0i m 230 0 ns 2TlName皿 rLnLrLrLrmrLnLrmrLrLrmrLnLrLrLrmrLnLTLmbstI!：!；!：!：!：!：!：!EM lilaI I i I iI I I I I Icant圖5.12.15正弦波仿真結(jié)果(6)引腳下載配置引腳下載配置可參考2.2節(jié)的方法，電路結(jié)構(gòu)選擇模式 5 (N0.5),其引腳具體設(shè)置如圖 5.12.16所示。ToLocationI/O BankI/O Standard|cutPIN_2B13.3-V LVTTLtcou

19、tPIN_1213,3-V LVTTLPINl_23323.3-V LVTTL3MPIN. 163:ji3.3-V LVTTLqlPIN64L3,3-V LVTTL0q團(tuán)PIN65333V LVTTLtq3PIN8633.3-V LVTTL0qPIN673.3-V LVTTLPIN_166oJ3.3-V LVTTLQq向PIN8933,3-V LVTTLOqpPIN73J3,37 LVTTL"RSTPIN / 343.3-V LVTTL圖5.12.16引腳設(shè)置(7)嵌入式邏輯分析儀的設(shè)置嵌入式邏輯分析儀的設(shè)置可參考第2章的2.3節(jié)的方法，其分析結(jié)果如圖 5.12.17所示。圖中Q的輸出方式是可選擇的，用鼠標(biāo)右鍵單擊囤Q ,在彈出的快捷菜單中選擇 Bus Display Format fUnsignedLine Chart。用同樣的方法可設(shè)置 cnt6b的輸出方式，在彈出的塊捷菜單中選擇Bus Display Format一圖5.12.17邏輯分析儀分析結(jié)果從邏輯分析儀的輸出結(jié)果可以看出q的輸出為正弦波，cnt6b的輸出采用的是有符號(hào)線性輸出方式。信號(hào)輸出的D/A使用實(shí)驗(yàn)系統(tǒng)上的 DAC0832 ,注意其轉(zhuǎn)換速率是 1白。其引腳功能簡(jiǎn)述如下：ILE :數(shù)據(jù)鎖存允許信號(hào)，高電平有效，系統(tǒng)板上已直接連在+5V上；WR1、WR2:寫信號(hào)1、2,低電平有效；XFER:數(shù)據(jù)傳送控