八位序列檢測(cè)器設(shè)計(jì)

1、八位序列檢測(cè)器設(shè)計(jì)班級(jí)：1302012學(xué)號(hào)名：郭春暉1、 設(shè)計(jì)說(shuō)明使用quartus軟件進(jìn)行仿真和驗(yàn)證，并且還可以檢測(cè)其他的序列，只需要修改一部分代碼就可以實(shí)現(xiàn)。二、方案工作原理：基于FPGA的多路脈沖序列檢測(cè)器的設(shè)計(jì)方案，使用VHDL語(yǔ)言設(shè)計(jì)時(shí)序邏輯電路，先設(shè)計(jì)序列發(fā)生器產(chǎn)生序列：1011010001101010；再設(shè)計(jì)序列檢測(cè)器，檢測(cè)序列發(fā)生器產(chǎn)生序列，若檢測(cè)到信號(hào)與預(yù)置待測(cè)信號(hào)相同，則輸出“1”，否則輸出“0”，并且將檢測(cè)到的信號(hào)的顯示出來(lái)。三、單元模塊設(shè)計(jì)1、 序列信號(hào)發(fā)生器序列信號(hào)是指在同步脈沖作用下循環(huán)地產(chǎn)生一串周期性的二進(jìn)制信號(hào)。利用狀態(tài)機(jī)設(shè)計(jì)，首先定義

2、一個(gè)數(shù)據(jù)類型FSM_ST它的取值為st0到st15的16個(gè)狀態(tài)。REGs0s1s2s3s4s5s6s7Q10110100REGs8s9s10s11s12s13s14s15Q01101010序列信號(hào)發(fā)生器的代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHK IS PORT (CLK,RST :IN STD_LOGIC; CO :OUT STD_LOGIC );END SHK;ARCHITECTURE behav OF SHK ISTYPE FSM_ST IS (s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11

3、,s12,s13,s14,s15);SIGNAL REG:FSM_ST;SIGNAL Q:STD_LOGIC; BEGINPROCESS(CLK,RST)BEGINIF RST ='1' THEN REG<=s0;Q<='0' ELSIF CLK'EVENT AND CLK='1' THENCASE REG IS WHEN s0=> Q<='1' REG<=s1; WHEN s1=> Q<='0'REG<=s2;WHEN s2=> Q<='

4、1'REG<=s3; WHEN s3=> Q<='1'REG<=s4;WHEN s4=> Q<='0'REG<=s5; WHEN s5=> Q<='1'REG<=s6;WHEN s6=> Q<='0'REG<=s7; WHEN s7=> Q<='0'REG<=s8;WHEN s8=> Q<='0'REG<=s9; WHEN s9=> Q<='1'REG

5、<=s10;WHEN s10=> Q<='1'REG<=s11; WHEN s11=> Q<='0'REG<=s12; WHEN s12=> Q<='1'REG<=s13; WHEN s13=> Q<='0'REG<=s14;WHEN s14=> Q<='1'REG<=s15; WHEN s15=> Q<='0'REG<=s0;WHEN OTHERS=>REG<=s0;Q&l

6、t;='0' END CASE; END IF; END PROCESS; CO<=Q; END behav;轉(zhuǎn)化成可調(diào)用的元件： 波形仿真如下：2、序列檢測(cè)器脈沖序列檢測(cè)起可用于檢測(cè)一組或多組二進(jìn)制碼組成的脈沖序列信號(hào)，當(dāng)序列檢測(cè)器連續(xù)接收到一組穿行二進(jìn)制碼后，如果這組碼與檢測(cè)器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出0。由于這種檢測(cè)的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次的正確碼及正確的序列，直到連續(xù)的檢測(cè)中所收到的每一位碼都與預(yù)置數(shù)的對(duì)應(yīng)碼相同。在檢測(cè)過(guò)程中，任何一位不相等將回到初始狀態(tài)重新開(kāi)始檢測(cè)。序列檢測(cè)器的代碼如下：library iee

7、e;use ieee.std_logic_1164.all;entity SCHK1 isport(datain,clk:in std_logic;t: in std_logic_vector (4 downto 0);q:out std_logic;cq: out std_logic_vector (4 downto 0);end SCHK1;architecture rt1 of SCHK1 issignal reg:std_logic_vector(4 downto 0);beginprocess(clk)variable t1:std_logic_vector (4 downto 0)

8、;beginif clk'event and clk='1' thenreg(0)<=datain;reg(4 downto 1)<=reg(3 downto 0) ;end if;t1:=t; if reg=t1 then q<='1' ; else q<='0' cq<=reg; end if; end process;end rt1;可調(diào)用的元件：圖3.3波形仿真如下：3、計(jì)數(shù)器利用序列檢測(cè)器產(chǎn)生的信號(hào)（1和0）作為計(jì)數(shù)器模塊的時(shí)鐘信號(hào)，產(chǎn)生的信號(hào)0、1變化，形成類似的CLK信號(hào)，實(shí)現(xiàn)計(jì)數(shù)器計(jì)數(shù)。計(jì)數(shù)器

9、的代碼如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT IS PORT (CLK, EN,RST :IN STD_LOGIC; Q1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);Q2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT: OUT STD_LOGIC );END ENTITY COUNT;ARCHITECTURE ONE OF COUNT IS BEGINPROCESS(CLK,EN,RST) VARIAB

10、LE CQI:STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF RST='1' THEN CQI:= (OTHERS=>'0'); ELSIF CLK'EVENT AND CLK='1' THEN IF EN='1' THEN IF CQI<153 THEN IF CQI(3 DOWNTO 0)=9 THEN CQI:=CQI +7; -高位進(jìn)位 ELSE CQI := CQI+1; END IF; ELSE CQI:= (OTHERS=>'0'); END I

11、F; END IF; END IF; IF CQI=153 THEN COUT<='1' ELSE COUT<='0' END IF; Q1<=CQI(3 DOWNTO 0); Q2<=CQI(7 DOWNTO 4); END PROCESS COUNT; END ARCHITECTURE ONE; 可調(diào)用的元件：波形仿真如下：4、 頂層文件設(shè)計(jì)通過(guò)前面的準(zhǔn)備，我們得到了3個(gè)模塊，即序列信號(hào)發(fā)生器、序列檢測(cè)器、計(jì)數(shù)器。在此，我們運(yùn)用原理圖法來(lái)生成頂層實(shí)體。即將上述3個(gè)模塊，通過(guò)我們的設(shè)計(jì)軟件，生成可以移植，調(diào)用的原理圖文件，在將其在頂層設(shè)計(jì)中直接調(diào)用即可。本次設(shè)計(jì)生成的頂層實(shí)體如下圖所示：四 波形仿真與驗(yàn)證 1、 時(shí)序仿真置入待檢測(cè)序列：仿真結(jié)果：2、管腳連接Node NameLocation1count3PIN_J22count2P