EDA課程設(shè)計(jì)——數(shù)字搶答器

1、數(shù)字式競(jìng)賽搶答器設(shè)計(jì)要求1、設(shè)計(jì)一個(gè)可容納4組參賽的數(shù)字式搶答器，每組設(shè)一個(gè)按鈕，供搶答使用。 2、搶答器具有第一信號(hào)鑒別和鎖存功能，使除第一搶答者外的按鈕不起作用。 3、設(shè)置一個(gè)主持人“復(fù)位”按鈕。 4、主持人復(fù)位后，開(kāi)始搶答，第一信號(hào)鑒別鎖存電路得到信號(hào)后，有指示燈顯示搶答組別，揚(yáng)聲器發(fā)出 23 秒的音響。 5、設(shè)置一個(gè)計(jì)分電路，每組開(kāi)始預(yù)置 100 分，由主持人記分，答對(duì)一次加 10 分，答錯(cuò)一次減 10 分。 1、總體方案設(shè)計(jì)原理及分析1.1、方案原理按照設(shè)計(jì)要求，設(shè)計(jì)一個(gè)4組參賽的搶答器，所以這種搶答器要求有四路不同組別的搶答輸入信號(hào)，并能識(shí)別最先搶答的信號(hào)，直觀地通過(guò)數(shù)碼顯示和蜂鳴

2、報(bào)警等方式提示主持人并顯示出組別；同時(shí)該系統(tǒng)還應(yīng)有復(fù)位功能。主持人按下系統(tǒng)復(fù)位鍵（RST），系統(tǒng)進(jìn)入搶答狀態(tài)，計(jì)分模塊輸出初始信號(hào)給數(shù)碼顯示模塊并顯示出初始值。當(dāng)某參賽組搶先將搶答鍵按下時(shí)，系統(tǒng)將其余三路搶答信號(hào)封鎖，同時(shí)揚(yáng)聲器發(fā)出2-3秒的聲音提示，組別顯示模塊送出信號(hào)給數(shù)碼顯示模塊，從而顯示出該搶答成功組臺(tái)號(hào)，并一直保持到下一輪主持人將系統(tǒng)清零為止。主持人對(duì)搶答結(jié)果進(jìn)行確認(rèn)，隨后，計(jì)時(shí)模塊送出倒計(jì)時(shí)計(jì)數(shù)允許信號(hào)，開(kāi)始回答問(wèn)題，計(jì)時(shí)顯示器則從初始值開(kāi)始以計(jì)時(shí)，在規(guī)定的時(shí)間內(nèi)根據(jù)答題的正誤來(lái)確定加分或減分，并通過(guò)數(shù)碼顯示模塊將成績(jī)顯示出來(lái)。計(jì)時(shí)至0時(shí)，停止計(jì)時(shí)，揚(yáng)聲器發(fā)出超時(shí)報(bào)警信號(hào)，以中止未

3、回答完問(wèn)題。當(dāng)主持人給出倒計(jì)時(shí)停止信號(hào)時(shí)，揚(yáng)聲器停止鳴叫。若參賽者在規(guī)定時(shí)間內(nèi)回答完為題，主持人可給出倒計(jì)時(shí)計(jì)數(shù)停止信號(hào)，以免揚(yáng)聲器鳴叫。主持人按下復(fù)位鍵，即RST為高電平有效狀態(tài)，清除前一次的搶答組別，又可開(kāi)始新的一輪的搶答。此搶答器的設(shè)計(jì)中采用自頂向下的設(shè)計(jì)思路，運(yùn)用VHDL硬件描述語(yǔ)言對(duì)各個(gè)模塊進(jìn)行層次化、系統(tǒng)化的描述，并且先設(shè)計(jì)一個(gè)頂層文件，再把各個(gè)模塊連接起來(lái)。1.2、方案設(shè)計(jì)框圖主持人控制開(kāi)關(guān)搶答按鈕控制電路優(yōu)先編碼鎖存器報(bào)警電路譯碼電路顯示電路預(yù)制計(jì)分電路譯碼電路顯示電路 主電路 擴(kuò)展功能電路圖1 方案系統(tǒng)結(jié)構(gòu)圖1.3、方案各路功能分析此方案是由主體電路和擴(kuò)展電路兩部分構(gòu)成，整個(gè)

4、系統(tǒng)包括這樣幾個(gè)主要模塊：搶答鑒別模塊、搶答計(jì)時(shí)模塊、搶答計(jì)分模塊、譯碼顯示模塊、報(bào)警模塊。主體電路完成基本的搶答功能，接通電源時(shí)，主持人將開(kāi)關(guān)置于“清除”位置，搶答器處于禁止工作狀態(tài)，編號(hào)顯示器滅燈；搶答開(kāi)始時(shí)，主持人將控制開(kāi)關(guān)撥到“開(kāi)始”位置，揚(yáng)聲器給出聲響提示，當(dāng)選手按動(dòng)搶答鍵時(shí)，能顯示選手的編號(hào)，同時(shí)能封鎖輸入電路，禁止其他選手搶答。然后由譯碼顯示電路顯示編號(hào)，揚(yáng)聲器發(fā)出短暫聲響，提醒主持人注意。擴(kuò)展電路完成各選手的得分顯示以及報(bào)警功能。選手回答問(wèn)題完畢，主持人操作計(jì)分開(kāi)關(guān)，計(jì)分電路采用十進(jìn)制加/減計(jì)數(shù)器、數(shù)碼管顯示。本輪搶答完畢，主持人操作控制開(kāi)關(guān)，使系統(tǒng)回復(fù)到禁止工作狀態(tài)，以便進(jìn)行

5、下一輪搶答。系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕s0、s1、s2、s3。系統(tǒng)清零信號(hào)CLR，系統(tǒng)時(shí)鐘信號(hào)CLK，復(fù)位信號(hào)RST，加分按鈕端ADD，計(jì)時(shí)中止信號(hào)stop；計(jì)時(shí)十位和個(gè)位信號(hào)tb，ta。；系統(tǒng)的輸出信號(hào)有：四個(gè)組搶答狀態(tài)的顯示LEDx（x表示參賽者的編號(hào)），四個(gè)組搶答時(shí)的計(jì)時(shí)數(shù)碼顯示控制信號(hào)若干，搶答成功組別顯示的控制信號(hào)若干，各組計(jì)分動(dòng)態(tài)顯示的控制信號(hào)若干。2、主要模塊設(shè)計(jì)2.1、搶答鑒別模塊在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的搶答鑒別功能。其電路框圖如下。其中，rst為復(fù)位信號(hào)，當(dāng)該信號(hào)高電平有效時(shí)，電路無(wú)論處于何種狀態(tài)都恢復(fù)為初始狀態(tài)，即所有的輸出信號(hào)都為0；EN為搶答使能信號(hào)，該信

6、號(hào)高電平有效；s0、s1、s2、s3為搶答按鈕，高電平時(shí)有效。當(dāng)使能信號(hào)EN為低電平時(shí)，如果有參賽者按下按鈕，則提前搶答報(bào)警信號(hào)FALSE3.0的對(duì)應(yīng)位輸出高電平，以示警告；當(dāng)EN為高電平時(shí)，首先將提前搶答報(bào)警信號(hào)FALSE3.0復(fù)位清0，然后根據(jù)選手按下?lián)尨鸢粹o的先后順序選擇最先搶答的信號(hào)，其對(duì)應(yīng)的搶答狀態(tài)顯示信號(hào)LEDALEDD輸出高電平，搶答成功組別編號(hào)由信號(hào)states輸出，并鎖存搶答器此時(shí)的狀態(tài)，直到清0信號(hào)有效為止。在每一輪新的搶答之前，都要使用復(fù)位清零信號(hào)rst，清除上一輪搶答對(duì)判斷電路留下的使用痕跡，使電路恢復(fù)初始狀態(tài)。圖2 搶答鑒別模塊框圖2.2、計(jì)時(shí)模塊 在這個(gè)模塊中主要實(shí)

7、現(xiàn)搶答過(guò)程中的計(jì)時(shí)功能，在有組別搶答后開(kāi)始倒計(jì)時(shí)，若在規(guī)定時(shí)間沒(méi)人回答，則超時(shí)報(bào)警。其中有系統(tǒng)復(fù)位信號(hào)rst；搶答使能信號(hào)s；無(wú)人搶答警報(bào)信號(hào)warn；計(jì)時(shí)中止信號(hào)stop；計(jì)時(shí)十位和個(gè)位信號(hào)tb，ta。 圖3 計(jì)時(shí)模塊框圖2.3、計(jì)分模塊搶答計(jì)分電路的設(shè)計(jì)一般按照一定數(shù)制進(jìn)行加減即可，但隨著計(jì)數(shù)數(shù)目的增加，要將計(jì)數(shù)數(shù)目分解成十進(jìn)制并進(jìn)行譯碼顯示會(huì)變得較為復(fù)雜。為了避免該種情況，通常是將一個(gè)大的進(jìn)制數(shù)分解為數(shù)個(gè)十進(jìn)制以內(nèi)的進(jìn)制數(shù)，并將計(jì)數(shù)器級(jí)連。但隨著數(shù)位的增加，電路的接口也會(huì)相應(yīng)增加。因此，本設(shè)計(jì)采用IF語(yǔ)句從低往高判斷是否有進(jìn)位，以采取相應(yīng)的操作，既減少了接口，又簡(jiǎn)化了設(shè)計(jì)。其電路框圖如下

8、，該模塊輸入信號(hào)為加分選擇信號(hào)add和組別選擇信號(hào)chose3.0，其中，加分選擇信號(hào)add高電平有效，有效時(shí)對(duì)組別選擇信號(hào)chose3.0選擇的參賽組進(jìn)行加分；組別選擇輸入信號(hào)chose3.0即搶答鑒別模塊的輸出信號(hào)states3.0。輸出信號(hào)分別對(duì)應(yīng)四組競(jìng)賽者的得分。 圖4 計(jì)分模塊框圖2.4、譯碼顯示模塊譯碼顯示模塊用于顯示每組選手的分?jǐn)?shù)，計(jì)時(shí)的時(shí)間等信息。顯示電路的實(shí)質(zhì)就是一個(gè)簡(jiǎn)單的LED共陰極顯示模塊的譯碼器。7段數(shù)碼管LED常用的一般8字型為a,b,c,d,e,f,g,P，其中P為小數(shù)點(diǎn)，共陰LED低電平有效。在這里我們不需要用到小數(shù)點(diǎn)位，因此用位寬為7的矢量表示7段數(shù)碼管即可。7

9、段LED共陰極顯示模塊的框圖如圖所示。其中，IN430為輸入信號(hào)，以4位2進(jìn)制數(shù)表示；OUT760為輸出信號(hào)，將輸入的二進(jìn)制數(shù)譯碼顯示為十進(jìn)制數(shù)字的09。圖5 譯碼顯示模塊框圖2.5、報(bào)警模塊在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的報(bào)警功能，當(dāng)主持人按下控制鍵，有限時(shí)間內(nèi)有人搶答，指示燈顯示搶答組別，揚(yáng)聲器發(fā)出 23 秒的音響。即有效電平輸入信號(hào)i；狀態(tài)輸出信號(hào)q。圖6 報(bào)警模塊框圖2.6、整體框圖從上述設(shè)計(jì)方案中我們可以大致得到數(shù)字競(jìng)賽搶答器的系統(tǒng)框圖，如下圖所示，其中搶答時(shí)鐘信號(hào)clk2；系統(tǒng)復(fù)位信號(hào)rst；搶答使能信號(hào)s；搶答狀態(tài)顯示信號(hào)states；無(wú)人搶答警報(bào)信號(hào)warn；計(jì)時(shí)中止信號(hào)sto

10、p；計(jì)時(shí)十位和個(gè)位信號(hào)tb，ta。圖7 搶答器系統(tǒng)框圖3、仿真結(jié)果3.1、搶答鑒別模塊仿真搶答鑒別模塊的仿真波形圖如圖所示。當(dāng)鑒別模塊的清零復(fù)位信號(hào)rst為高電平時(shí)，無(wú)論四組參賽者誰(shuí)按下?lián)尨鸢粹o，系統(tǒng)輸出均為零，同時(shí)組別顯示端輸出信號(hào)也顯示為零；當(dāng)清零信號(hào)rst為低電平時(shí)，s0、s1、s2、s3四組參賽者誰(shuí)先按下?lián)尨鸢粹o，其對(duì)應(yīng)的顯示燈LEDx亮起，states3.0輸出搶答成功的選手編號(hào)。圖8 搶答鑒別模塊仿真波形圖3.2計(jì)時(shí)模塊計(jì)時(shí)模塊的仿真波形如圖所示。實(shí)現(xiàn)了搶答過(guò)程中的計(jì)時(shí)功能，在有搶答開(kāi)始后進(jìn)行30秒的倒計(jì)時(shí)，并且在30秒倒計(jì)時(shí)后無(wú)人搶答顯示超時(shí)并報(bào)警。圖9 計(jì)時(shí)模塊仿真波形圖3.3

11、計(jì)分模塊仿真系統(tǒng)設(shè)計(jì)過(guò)程中，當(dāng)計(jì)分復(fù)位端RST=1時(shí)，并且組別輸入信號(hào)CHOSE=0000,其中的組別輸入信號(hào)是搶答鑒別模塊的輸出信號(hào)，計(jì)分器復(fù)位，此時(shí)以上四組都不會(huì)產(chǎn)生加減分操作。然而當(dāng)計(jì)分復(fù)位端RST=0時(shí)，此時(shí)計(jì)分器可以計(jì)分。當(dāng)CHOS=0001時(shí)，組別顯示為A組，此時(shí)主持人利用計(jì)分器對(duì)A組進(jìn)行加減分操作；當(dāng)CHOS=0010時(shí)，組別顯示為B組，此時(shí)主持人則利用計(jì)分器對(duì)B組進(jìn)行加減分操作，以此類推。下圖仿真為A組回答正確，加分。圖10 計(jì)分模塊仿真波形圖3.4 譯碼模塊仿真 當(dāng)in4= "0000" ，out7輸出"0111111",此時(shí)數(shù)碼管顯示

12、0； 當(dāng)in4= "0001" ，out7輸出"0000110",此時(shí)數(shù)碼管顯示1； 當(dāng)in4= "0010" ，out7輸出"1011011",此時(shí)數(shù)碼管顯示2； 當(dāng)in4= "0011" ，out7輸出"1001111",此時(shí)數(shù)碼管顯示3； 當(dāng)in4= "0100" ，out7輸出"1100110",此時(shí)數(shù)碼管顯示4； 當(dāng)in4= "0101" ，out7輸出"1101101",此時(shí)數(shù)碼管顯示

13、5； 當(dāng)in4= "0110" ，out7輸出"1111101",此時(shí)數(shù)碼管顯示6； 當(dāng)in4= "0111" ，out7輸出"0000111",此時(shí)數(shù)碼管顯示7； 當(dāng)in4= "1000" ，out7輸出"1111111",此時(shí)數(shù)碼管顯示8； 當(dāng)in4= "1001" ，out7輸出"1101111",此時(shí)數(shù)碼管顯示9；圖11 譯碼顯示模塊仿真波形圖3.5、報(bào)警模塊仿真 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過(guò)程中的報(bào)警功能，當(dāng)主持人按下控制鍵，有

14、限時(shí)間內(nèi)如果人搶答或是計(jì)數(shù)到時(shí)蜂鳴器開(kāi)始報(bào)警，有效電平輸入信號(hào)i；狀態(tài)輸出信號(hào)q。仿真如下圖。圖12 報(bào)警模塊仿真波形圖3.6、整體仿真對(duì)電路整體進(jìn)行仿真，得出如下仿真波形圖12。圖中，當(dāng)復(fù)位信號(hào)rst為高電平時(shí)，系統(tǒng)所有信號(hào)都清零；當(dāng)主持人按下開(kāi)始鍵，搶答器開(kāi)始工作。圖13 整體仿真波形圖4、 原理連線圖根據(jù)系統(tǒng)設(shè)計(jì)要求，將各模塊連線得到如下系統(tǒng)框圖。主持人按下使能端EN，搶答器開(kāi)始工作。四位搶答者誰(shuí)先按下?lián)尨鸢粹o，則搶答成功，對(duì)應(yīng)的顯示燈亮起，并通過(guò)顯示電路模塊顯示參賽編號(hào)。搶答成功的選手進(jìn)入答題階段，如果正確回答問(wèn)題，則加分信號(hào)add有效，給相應(yīng)的參賽組加分。如果復(fù)位信號(hào)rst有效，使得

15、搶答器在下一輪搶答前，其搶答成功的組別判斷恢復(fù)為初始狀態(tài)，開(kāi)始新一輪搶答。圖14 原理連線圖5、致謝對(duì)于此次課程設(shè)計(jì)，首先我得誠(chéng)摯的感謝我的指導(dǎo)老師，從設(shè)計(jì)、整改及論文的定稿過(guò)程中，自始至終都傾注著老師的心血。老師以嚴(yán)謹(jǐn)?shù)闹螌W(xué)之道、寬厚仁慈的胸懷、積極樂(lè)觀的生活態(tài)度，兢兢業(yè)業(yè)的工作作風(fēng)為我樹(shù)立了學(xué)習(xí)的典范，他們的教誨與鞭策將激勵(lì)我在學(xué)習(xí)和生活的道路上勵(lì)精圖治，開(kāi)拓創(chuàng)新。他們淵博的知識(shí)、開(kāi)闊的視野和敏銳的思維給了我深深的啟迪。我真誠(chéng)地謝謝老師們的指導(dǎo)和關(guān)懷。于個(gè)人，通過(guò)這次課程設(shè)計(jì)，我進(jìn)一步加深了對(duì)電子設(shè)計(jì)自動(dòng)化的了解。并進(jìn)一步熟練了對(duì)QuartusII軟件的操作。EDA這門(mén)課程也不像學(xué)習(xí)理論般

16、那么空洞，有了更加貼切的了解及運(yùn)用。做課程設(shè)計(jì)時(shí)，先查閱相關(guān)知識(shí)，把原理吃透，確定一個(gè)大的設(shè)計(jì)方向，在按照這個(gè)方向分模塊的把要實(shí)現(xiàn)的功能用流程圖的形式展示。最后參照每個(gè)模塊把輸入和輸出引腳設(shè)定，運(yùn)用我們所學(xué)的VHDL語(yǔ)言進(jìn)行編程?？傊ㄟ^(guò)這次的設(shè)計(jì)，進(jìn)一步了解了EDA技術(shù)，收獲很大，對(duì)軟件編程、排錯(cuò)調(diào)試、相關(guān)儀器設(shè)備的使用技能等方面得到較全面的鍛煉和提高。6、詳細(xì)儀器清單名稱型號(hào)數(shù)量計(jì)算機(jī)聯(lián)想1Quartus II開(kāi)發(fā)軟件9.01EDA/SOPC實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)GW48-PK21參考文獻(xiàn)1 孫俊逸.EDA技術(shù)課程設(shè)計(jì).華中科技大學(xué)出版社.2008.2-122 潘松.EDA應(yīng)用技術(shù).北京理工大學(xué)出

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18、eee.std_logic_1164.all;entity qdjb isport(rst:in std_logic; EN:in std_logic; s0,s1,s2,s3:in std_logic; LEDA:out std_logic; LEDB:out std_logic; LEDC:out std_logic; LEDD:out std_logic; false:out std_logic_vector(3 downto 0); states:out std_logic_vector(3 downto 0);end qdjb;architecture one of qdjb iss

19、ignal tmp: std_logic_vector(3 downto 0);signal tag: std_logic;begintmp<=s0&s1&s2&s3;process(rst,EN,s0,s1,s2,s3,tmp)begin if rst='1'THEN states<="0000" LEDA<='0' LEDB<='0' LEDC<='0' LEDD<='0' false<="0000" ta

20、g<='0'elsif EN='0'then if s0='1'thenfalse(3)<='1'end if;if s1='1'thenfalse(2)<='1'end if;if s2='1'thenfalse(1)<='1'end if;if s3='1'thenfalse(0)<='1'end if;elsefalse<="0000"if tag='0'th

21、en if tmp="1000"then LEDA<='1' LEDB<='0' LEDC<='0' LEDD<='0' states<="1000" tag<='1' elsif tmp="0100"then LEDA<='0' LEDB<='1' LEDC<='0' LEDD<='0' states<="0100&

22、quot; tag<='1' elsif tmp="0010"then LEDA<='0' LEDB<='0' LEDC<='1' LEDD<='0' states<="0010" tag<='1' elsif tmp="0001"then LEDA<='0' LEDB<='0' LEDC<='0' LEDD<='1&#

23、39; states<="0001" tag<='1' end if; end if; end if; end process;end one;2) 計(jì)時(shí)模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity js is port(clk,rst,s,stop:in std_logic; warn:out std_logic; ta,tb:buffer std_logic_vector(3 downto 0);end js;architec

24、ture one of js issignal co:std_logic;beginp1:process(clk,rst,s,stop,ta) begin if rst='0' or stop='1' then ta<="0000" elsif clk'event and clk='1' then co<='0' if s='1' then if ta="0000" then ta<="1001"co<='1'

25、; else ta<=ta-1; end if; end if; end if;end process p1;p2:process(co,rst,s,stop,tb) begin if rst='0' or stop='1' then tb<="0010" elsif co'event and co='1' then if s='1' then if tb="0000" then tb<="0011" else tb<=tb-1; end

26、if; end if; end if;end process p2;end one;3) 計(jì)分模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jf is port(rst: in std_logic; add: in std_logic; chose: in std_logic_vector(3 downto 0); aa2,aa1,aa0,bb2,bb1,bb0: out std_logic_vector(3 downto 0); cc2,cc1,cc0,dd2,dd1,dd0

27、: out std_logic_vector(3 downto 0);end entity jf;architecture art of jf isbegin process(rst,add,chose) is variable a2,a1:std_logic_vector(3 downto 0); variable b2,b1:std_logic_vector(3 downto 0); variable c2,c1:std_logic_vector(3 downto 0); variable d2,d1:std_logic_vector(3 downto 0); begin if(rst=&

28、#39;1')then a2:="0001"a1:="0000" b2:="0001"b1:="0000" c2:="0001"c1:="0000" d2:="0001"d1:="0000" elsif(add'event and add='1')then if chose="0001"then if a1="1001"then a1:="0000&quo

29、t; if a2="1001"then a2:="0000" else a2:=a2+'1' end if; else a1:=a1+'1' end if; elsif chose="0010"then if b1="1001"then b1:="0000" if b2="1001"then b2:="0000" else b2:=b2+'1' end if; else b1:=b1+'1'

30、end if; elsif chose="0100"then if c1="1001"then c1:="0000" if c2="1001"then c2:="0000" else c2:=c2+'1' end if; else c1:=c1+'1' end if; elsif chose="1000"then if d1="1001"then d1:="0000" if d2="1001&q

31、uot;then d2:="0000" else d2:=d2+'1' end if; else d1:=d1+'1' end if; end if; end if; aa2<=a2;aa1<=a1;aa0<="0000" bb2<=b2;bb1<=b1;bb0<="0000" cc2<=c2;cc1<=c1;cc0<="0000" dd2<=d2;dd1<=d1;dd0<="0000" en

32、d process;end architecture art; 4) 譯碼顯示模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity ymxs is port(in4: in std_logic_vector(3 downto 0); out7:out std_logic_vector(6 downto 0);end ymxs;architecture art of ymxs is begin process(in4) begin case in4 is when"0000&q

33、uot;=>out7<="0111111" when"0001"=>out7<="0000110" when"0010"=>out7<="1011011" when"0011"=>out7<="1001111" when"0100"=>out7<="1100110" when"0101"=>out7<="110110

34、1" when"0110"=>out7<="1111101" when"0111"=>out7<="0000111" when"1000"=>out7<="1111111" when"1001"=>out7<="1101111" when others=>out7<="0000000" end case; end process;end archi

35、tecture; 5) 報(bào)警模塊library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity alarm isport(clk,i:in std_logic; q:out std_logic);end alarm;architecture behave of alarm is signal warn:std_logic; signal n:integer range 0 to 20;begin q<= warn; process(clk) begin if clk'event and

36、 clk='1' then if i='0' then warn <='0' elsif(i='1'and n<=19)then warn <=not warn; n<=n+1; else warn <='0' end if; end if;end process;end behave;6) TOP模塊library ieee;use ieee.std_logic_1164.all;entity top is port(rst,en,ADD,s0,s1,s2,s3:in std_logic; LEDA,LEDB,LEDC,LEDD:out std_logic; false:out std_logic_vector(3 downto 0); zbxs:out std_logic_vector