基于MATLAB的FIR濾波器設(shè)計(jì)

1、 EDA課程設(shè)計(jì)報(bào)告濾波器設(shè)計(jì)參數(shù)：根據(jù)要求，要設(shè)計(jì)一個(gè)輸入8位，輸出8位的17階線性相位FIR濾波器，所以采用圖2(a)的方式，其中輸入信號(hào)范圍為：±99，0，0，0， ±70，0，0，0， ±99，0，0，0， ±70，此濾波器 Fs為44kHz,Fc為10.4kHz。（一）FIR數(shù)字濾波器理論簡(jiǎn)述有限沖激響應(yīng)（FIR）數(shù)字濾波器和無(wú)限沖激響應(yīng)（IIR）數(shù)字濾波器廣泛應(yīng)用于數(shù)字信號(hào)處理系統(tǒng)中。IIR數(shù)字濾波器方便簡(jiǎn)單，但它相位的非線性，要求采用全通網(wǎng)絡(luò)進(jìn)行相位校正，且穩(wěn)定性難以保障。FIR濾波器具有很好的線性相位特性，使得它越來越受到廣泛的重視。有限

2、沖擊響應(yīng)（FIR）濾波器的特點(diǎn)：1 既具有嚴(yán)格的線性相位，又具有任意的幅度；2 FIR濾波器的單位抽樣響應(yīng)是有限長(zhǎng)的，因而濾波器性能穩(wěn)定；3只要經(jīng)過一定的延時(shí)，任何非因果有限長(zhǎng)序列都能變成因果的有限長(zhǎng)序列，因而能用因果系統(tǒng)來實(shí)現(xiàn)；4 FIR濾波器由于單位沖擊響應(yīng)是有限長(zhǎng)的，因而可用快速傅里葉變換(FFT)算法來實(shí)現(xiàn)過濾信號(hào)，可大大提高運(yùn)算效率。5 FIR也有利于對(duì)數(shù)字信號(hào)的處理，便于編程，用于計(jì)算的時(shí)延也小，這對(duì)實(shí)時(shí)的信號(hào)處理很重要。6 FIR濾波器比較大的缺點(diǎn)就是階次相對(duì)于IIR濾波器來說要大很多。FIR數(shù)字濾波器是一個(gè)線性時(shí)不變系統(tǒng)（LTI），N階因果有限沖激響應(yīng)濾波器可以用傳輸函數(shù)H（z

3、）來描述，在時(shí)域中，上述有限沖激響應(yīng)濾波器的輸入輸出關(guān)系如下：其中，xn和yn分別是輸入和輸出序列。N階有限沖激響應(yīng)濾波器要用N1個(gè)系數(shù)描述，通常要用N+1個(gè)乘法器和N個(gè)兩輸入加法器來實(shí)現(xiàn)。乘法器的系數(shù)正好是傳遞函數(shù)的系數(shù)，因此這種結(jié)構(gòu)稱為直接型結(jié)構(gòu)，可通過式（1.2）來實(shí)現(xiàn)，如圖1。 圖1當(dāng)沖擊響應(yīng)滿足下列條件時(shí)， FIR濾波器具有對(duì)稱結(jié)構(gòu)，為線性相位濾波器：。 (1.3)這種對(duì)稱性，可使得乘法器數(shù)量減半：對(duì)n價(jià)濾波器，當(dāng)n為偶數(shù)時(shí)，乘法器的個(gè)數(shù)為n/2個(gè)；當(dāng)n為奇數(shù)時(shí)，乘法器的個(gè)數(shù)為(n+1)/2個(gè)。在電路實(shí)現(xiàn)中，乘法器占用的邏輯單元數(shù)較多。乘法器的增加，意味著電路成本增加，另外對(duì)電路的工

4、作速度也有影響。N階線性相位的因果FIR系統(tǒng)的單位沖激響應(yīng)濾波器可用對(duì)稱沖激響應(yīng)或者反對(duì)稱沖激響應(yīng)來描述。具有對(duì)稱沖激響應(yīng)的FIR傳輸函數(shù)的沖激響應(yīng)可寫成如下形式：當(dāng)N為偶數(shù)時(shí)當(dāng)N為奇數(shù)時(shí)則FIR線性相位系統(tǒng)的結(jié)構(gòu)可轉(zhuǎn)化成如圖2（a）和圖2（b）所示。 圖2（a） N為奇數(shù) 圖2（b） N為偶數(shù)（二）設(shè)計(jì)方案隨著數(shù)字技術(shù)日益廣泛的應(yīng)用，以現(xiàn)場(chǎng)可編程門陣列（FPGA）為代表的ASIC器件得到了迅速普及和發(fā)展，器件集成度和速度都在高速增長(zhǎng)。FPGA既具有門陣列的高邏輯密度和高可靠性，又具有可編碼邏輯器件的用戶可編程特性，可以減少系統(tǒng)設(shè)計(jì)和維護(hù)的風(fēng)險(xiǎn)，降低產(chǎn)品成本，縮短設(shè)計(jì)周期。分布式算法是一種以實(shí)

5、現(xiàn)乘加運(yùn)算為目的的運(yùn)算方法。它與傳統(tǒng)算法實(shí)現(xiàn)乘加運(yùn)算的不同在于執(zhí)行部分積運(yùn)算的先后順序不同。簡(jiǎn)單地說，分布式算法在完成乘加功能時(shí)是通過將各輸入數(shù)據(jù)每一對(duì)應(yīng)位產(chǎn)生的部分積預(yù)先進(jìn)相加形成相應(yīng)部分積，然后在對(duì)各部門積進(jìn)行累加形成最終結(jié)果，而傳統(tǒng)算法是等到所有乘積產(chǎn)生之后再進(jìn)行相加來完成乘加運(yùn)算的。與傳統(tǒng)算法相比，分布式算法可極大地減少硬件電路規(guī)模，很容易實(shí)現(xiàn)流水線處理，提高電路的執(zhí)行速度。FPGA有著規(guī)整的內(nèi)部邏輯塊陣列和豐富的連線資源，特別適合細(xì)粒度和高并行度結(jié)構(gòu)特點(diǎn)的數(shù)字信號(hào)處理任務(wù)，如FIR、FFT等。利用FPGA實(shí)現(xiàn)FIR濾波器的設(shè)計(jì)過程，并且對(duì)設(shè)計(jì)中的關(guān)鍵技術(shù)分布式算法進(jìn)行詳細(xì)描述。一、F

6、IR濾波器的結(jié)構(gòu)FIR濾波器的結(jié)構(gòu)主要是非遞歸結(jié)構(gòu)，沒有輸出到輸入的反饋。并且FIR濾波器很容易獲得嚴(yán)格的線性相位特性，避免被處理信號(hào)產(chǎn)生相位失真。而線性相位體現(xiàn)在時(shí)域中僅僅是h(n)在時(shí)間上的延遲，這個(gè)特點(diǎn)在圖像信號(hào)處理、數(shù)據(jù)傳輸?shù)炔ㄐ蝹鬟f系統(tǒng)中是非常重要的。此外，他不會(huì)發(fā)生阻塞現(xiàn)象，能避免強(qiáng)信號(hào)淹沒弱信號(hào)，因此特別適合信號(hào)強(qiáng)弱相差懸殊的情況。二、FIR數(shù)字濾波器的設(shè)計(jì)方案：通常采用窗函數(shù)設(shè)計(jì)FIR濾波器方法簡(jiǎn)單，但是這些濾波器的設(shè)計(jì)還不是最優(yōu)的。首先通帶和阻帶的波動(dòng)基本上相等，另外對(duì)于大部分窗函數(shù)來說，通帶內(nèi)或阻帶內(nèi)的波動(dòng)不是均勻的，通常離開過渡帶時(shí)會(huì)減小。若允許波動(dòng)在整個(gè)通帶內(nèi)均勻分布，

7、就會(huì)產(chǎn)生較小的峰值波動(dòng)。因此考慮通過某種方法，對(duì)濾波器的結(jié)構(gòu)進(jìn)行優(yōu)化。對(duì)于線性相位因果FIR濾波器，它的系列具有中心對(duì)稱特性，即h(i)=±h(N-1-i)。令s(i)=x(i) ±x(N-1-i)，對(duì)于偶對(duì)稱，代入式（1）可得：根據(jù)要求，要設(shè)計(jì)一個(gè)輸入8位，輸出8位的17階線性相位FIR濾波器，所以采用圖2(a)的方式，其中輸入信號(hào)范圍為：±99，0，0，0， ±70，0，0，0， ±99，0，0，0， ±70，此濾波器 Fs為44kHz,Fc為10.4kHz。MATLAB設(shè)計(jì)計(jì)算濾波器系數(shù)過程如下：FIR濾波器參數(shù)設(shè)置，因?yàn)槭?7

8、階，所以Specify order處填16，h(0)=0.FIR濾波器的幅頻響應(yīng)FIR濾波器的相頻響應(yīng)FIR濾波器的沖激響應(yīng)FIR濾波器系數(shù)Matable 仿真圖仿真結(jié)果：仿真結(jié)果：對(duì)FIR濾波器的系數(shù)進(jìn)行調(diào)整，整數(shù)化可得FIR濾波器的參數(shù)為-12 -19 13 30 -14 -54 14 170 255 170 14 -54 -14 30 13 -19 -12根據(jù)以上所說的該思路，可以將FIR濾波器的原理圖設(shè)計(jì)如下：下面對(duì)各加法器乘法器的輸出位數(shù)進(jìn)行分析，對(duì)第一級(jí)加法器，輸入全為8位，輸出統(tǒng)一為9位。對(duì)各個(gè)乘法器進(jìn)行分析，12=8+4，8為2的3次方，向左移了3位，輸出為12位；18=16+

9、2，16為2的4次方，向左移了4位，輸出為13位；以此類推，13乘法器輸出為12位，29輸出為13位，52輸出為14位，162輸出為16位，242輸出為16位。對(duì)剩余加法器進(jìn)行分析，對(duì)輸入序列進(jìn)行分析，±99，0，0，0， ±70，0，0，0， ±99，0，0，0， ±70，周期為8，經(jīng)分析當(dāng)總值最大時(shí)，總輸出應(yīng)為99*18+70*29+50*70+99*162=1782+2030+3640+16038=23490，2的15次方為32768，再加上一位符號(hào)位，所以輸出應(yīng)為16位，由此類推，12、18乘法器輸出之和為13位，13、19乘法器輸出之和應(yīng)為13

10、位，總輸出為14位。另一支路上，13、52乘法器輸出之和為14位，14、162乘法器輸出之和為16位，其總輸出之和為16位，最后這兩路輸出之和為16位。將后8位舍去，加上由乘法器242輸出舍取得倒的8位，總輸出為8位。至此，所有器件的輸入輸出都可判定。下面進(jìn)入模塊設(shè)計(jì)階段。（三）模塊電路設(shè)計(jì)設(shè)計(jì)的FIR濾波器由19個(gè)小VHD文件和一個(gè)總體BDF文件組成，VHD文件可以分為以下四種模塊：寄存器、加法器、減法器、乘法器。31 寄存器 寄存器原理寄存器用于寄存一組二值代碼，對(duì)寄存器的觸發(fā)器只要求它們具有置1、置0的功能即可，因而本設(shè)計(jì)中用D觸發(fā)器組成寄存器，實(shí)現(xiàn)寄存功能。 寄存器要求實(shí)現(xiàn)的功能在CP

11、正跳沿前接受輸入信號(hào)，正跳沿時(shí)觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖。寄存器的VHDL語(yǔ)言實(shí)現(xiàn)（8位）LIBRARY IEEE;ENTITY dff8 IS PORT( clk : IN STD_LOGIC; clear : IN STD_LOGIC; Din : IN STD_LOGIC_VECTOR(7 DOWNTO 0); Dout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END dff8; ARCHITECTURE a OF dff8 IS BEGIN PROCESS(clk,clear) BEGIN IF clear='1' THEN Do

12、ut<="00000000" ELSIF clear='0' THEN IF(clk'EVENT AND clk='1') THEN Dout <= Din; END IF; END IF; END PROCESS; END a;其中，clear為復(fù)位信號(hào)。寄存器的模塊圖寄存器的波形仿真完全符合設(shè)計(jì)要求。32 加法器 加法器的原理在將兩個(gè)多位二進(jìn)制數(shù)相加時(shí)，除了最低位以外，每一位都應(yīng)該考慮來自低位的進(jìn)位，即將兩個(gè)對(duì)應(yīng)位的加數(shù)和來自低位的進(jìn)位3個(gè)數(shù)相加。這種運(yùn)算稱為全加，所用的電路稱為全加器。多位加法器的構(gòu)成有兩種方式：并行

13、進(jìn)位和串行進(jìn)位。并行進(jìn)位加法器設(shè)有進(jìn)位產(chǎn)生邏輯，預(yù)算速度較快；串行進(jìn)位方式是將全加器級(jí)聯(lián)構(gòu)成多位加法器。并行進(jìn)位加法器通常比串行級(jí)聯(lián)加法器占用更多的資源。隨著為數(shù)的增加，相同位數(shù)的并行加法器與串行加法器的資源占用差距也越來越大，因此，在工程中使用加法器時(shí)，要在速度和容量之間尋找平衡點(diǎn)。本次設(shè)計(jì)采用的是并行加法器方式。 加法器要求實(shí)現(xiàn)的功能實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)字的相加運(yùn)算。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。 加法器的VHDL語(yǔ)言實(shí)現(xiàn)（以下以12位數(shù)加16位數(shù)生成16位數(shù)的加法器為例）LIBRARY IEEE;ENTITY add121616 isPORT(clk : in STD_LO

14、GIC; Din1 :in signed (11 downto 0); Din2 :in signed (15 downto 0); Dout:out signed (15 downto 0);END add121616;ARCHITECTURE a of add121616 isSIGNAL s1: signed(15 downto 0);BEGIN s1<=(Din1(11)&Din1(11)&Din1(11)&Din1(11)&Din1);PROCESS(Din1,Din2,clk)BEGINif clk'event and clk='

15、;1' thenDout<=s1+Din2;end if;end process;end a; 加法器的模塊圖 加法器的波形仿真完全符合設(shè)計(jì)要求。33 減法器 減法器的原理減法器的原理與加法器類似，尤其是并行式的減法器也加法器的區(qū)別僅僅在于最后的和數(shù)為兩數(shù)相減。如：Dout<=Din2-s1; 減法器要求實(shí)現(xiàn)的功能由上面簡(jiǎn)化電路的需要，當(dāng)乘法器常系數(shù)為負(fù)數(shù)的，可以取該數(shù)的模來作為乘法器的輸入，其輸出作為一個(gè)減法器的輸入即可。故減法器要實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相減的運(yùn)算。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。 減法器的VHDL語(yǔ)言實(shí)現(xiàn)（以下以16位數(shù)減去14位數(shù)輸出16位數(shù)

16、的減法器為例）LIBRARY IEEE;ENTITY sub141616 isPORT(clk : in STD_LOGIC; Din1 :in signed (13 downto 0); Din2 :in signed (15 downto 0); Dout :out signed(15 downto 0);END sub141616;ARCHITECTURE a of sub141616 isSIGNAL s1: signed(15 downto 0);BEGIN s1<=(Din1(13)&Din1(13)&Din1);PROCESS(Din1,Din2,clk)B

17、EGINif clk'event and clk='1' thenDout<=Din2-s1;end if;end process;end a; 減法器的模塊圖 減法器的波形仿真完全符合設(shè)計(jì)要求。34 乘法器 乘法器的原理從資源和速度考慮，常系數(shù)乘法運(yùn)算可用移位相加來實(shí)現(xiàn)。將常系數(shù)分解成幾個(gè)2的冪的和形式。下例為乘18電路設(shè)計(jì)，算法：18=16+2 乘法器要求實(shí)現(xiàn)的功能實(shí)現(xiàn)輸入帶符號(hào)數(shù)據(jù)與固定數(shù)據(jù)兩個(gè)二進(jìn)制數(shù)的乘法運(yùn)算。當(dāng)?shù)竭_(dá)時(shí)鐘上升沿時(shí)，將兩數(shù)輸入，運(yùn)算，輸出結(jié)果。 乘法器的VHDL語(yǔ)言實(shí)現(xiàn)LIBRARY ieee;ENTITY mult18 isPORT( c

18、lk : IN STD_LOGIC; Din : IN SIGNED (8 DOWNTO 0); Dout : OUT SIGNED (12 DOWNTO 0);END mult18;ARCHITECTURE a OF mult18 ISSIGNAL s1 : SIGNED (12 DOWNTO 0);SIGNAL s2 : SIGNED (9 DOWNTO 0);SIGNAL s3 : SIGNED (12 DOWNTO 0);BEGINP1:process(Din)BEGINs1(12 DOWNTO 4)<=Din;s1( 3 DOWNTO 0)<="0000&quo

19、t;s2(9 DOWNTO 1)<=Din;s2(0)<='0'if Din(8)='0' then s3<=('0'&s1(12 downto 1)+("0000"&s2(9 DOWNTO 1);else s3<=('1'&s1(12 downto 1)+("1111"&s2(9 DOWNTO 1);end if;end process;P2: PROCESS(clk)BEGINif clk'event and clk=

20、9;1' thenDout<=s3;end if;END PROCESS;END a; 乘法器的模塊圖 乘法器的波形仿真完全符合設(shè)計(jì)要求。（四）FIR濾波器整體電路FIR濾波器的整體電路基本與其原理圖類似。整體電路如下圖所示：（限于篇幅，將整體電路縮小如上，詳見電子版源程序框圖fir1.bdf。）（五）FIR濾波器整體電路仿真結(jié)果1、設(shè)定輸入信號(hào)根據(jù)設(shè)計(jì)要求，輸入信號(hào)范圍是：±99，0，0，0， ±70，0，0，0， ±99，0，0，0， ±70，我們?nèi)我庠O(shè)定輸入信號(hào)為：X99，0，0，0，70，0，0，0，99，0，0，0，70，0，0，0，99，0，0，0，70，0，0，0，99，0，0，0，70，0，0，02、輸出信號(hào)理論值由FIR數(shù)字濾波器的公式（六）結(jié) 論由上面仿真波形可以讀出結(jié)果（可見電子版波形文件fir1.vwf）。經(jīng)比較，仿真結(jié)果與輸出信號(hào)理論值完全吻合。且波