VHDL語言的AD采樣控制器設(shè)計(jì)

1、2011級學(xué)生EDA課程設(shè)計(jì) EDA課程設(shè)計(jì)報(bào)告書課題名稱 VHDL語言的A/D采樣控制器姓 名*學(xué) 號*院、系、部物理與電子科學(xué)系專 業(yè)電子信息科學(xué)與技術(shù)指導(dǎo)教師* 2013年11月20日一、設(shè)計(jì)任務(wù)及要求：設(shè)計(jì)任務(wù)：1、利用ADC08138高速串行接口IO配置8個(gè)通道的輸入多路轉(zhuǎn)換器具有電壓參考及跟蹤保持功能。 2、用VHDL程序來控制ADC08138的主要程序要 求： 首先進(jìn)行預(yù)設(shè)計(jì)，根據(jù)設(shè)計(jì)的任務(wù)要求，先確定設(shè)計(jì)方案，然后進(jìn)行硬件電路的初步設(shè)計(jì)，在計(jì)算機(jī)上畫出硬件電路圖，在老師的指導(dǎo)下進(jìn)行修正硬件電路圖，并對所涉及的參數(shù)進(jìn)行計(jì)算。在確定硬件的基礎(chǔ)上，要進(jìn)行軟件的總體設(shè)計(jì)，包括軟件主流程

2、的設(shè)計(jì)以及各子程序的設(shè)計(jì)，同時(shí)，要寫出詳細(xì)的操作說明。然后進(jìn)入硬件的調(diào)試及編程工作，設(shè)計(jì)組內(nèi)的同學(xué)可根據(jù)任務(wù)分工，有調(diào)試硬件各功能模塊的，有進(jìn)行整體程序的編制的，各模塊的編制過程中要注意資源的銜接。最后進(jìn)入聯(lián)機(jī)調(diào)試，聯(lián)機(jī)調(diào)試的原則也要采用分步走的原則，各個(gè)功能模塊要逐步套入，通過一個(gè)再增加一項(xiàng)功能，從而達(dá)到設(shè)計(jì)的總體要求，不要上來編制個(gè)最大的程序，最后無法查找錯(cuò)誤。最后寫出設(shè)計(jì)報(bào)告。指導(dǎo)教師簽名： 年 月 日 二、指導(dǎo)教師評語：指導(dǎo)教師簽名： 年 月 日 三、成績 指導(dǎo)教師簽名： 年 月 日 目 錄一、緒 言1二、系統(tǒng)設(shè)計(jì)12.1 ADC08138介紹12.2 軟件流程圖3三、VHDL程序設(shè)計(jì)

3、4四、計(jì)算機(jī)仿真分析6五、結(jié)束語6六、參考文獻(xiàn)7 一、緒言 現(xiàn)場可編程門陣列FPGA(Field Programmable Gate Array)是80年代中期在PAL、GAL等邏輯器件的基礎(chǔ)之上發(fā)展起來的一種可編程邏輯器件，特點(diǎn)是高集成度、高速和高可靠，開發(fā)周期短，投資風(fēng)險(xiǎn)小，產(chǎn)品上市快。VHDL是目前通用的硬件描述語言（HDL,Hardware Description Language）之一，可用來描述一個(gè)數(shù)字電路的輸入、輸出以及相互間的行為與功能。其特有的層次性由上而下的結(jié)構(gòu)式語法適合大型項(xiàng)目的設(shè)計(jì)，并且修改方便、移植性強(qiáng)，其源代碼已成為一種輸入標(biāo)準(zhǔn)，可用于各種不同的EDA工具。使用VH

4、DL來設(shè)計(jì)數(shù)字系統(tǒng)已成為當(dāng)今電子設(shè)計(jì)技術(shù)的一種趨勢。由于FPGA本質(zhì)上仍是數(shù)字邏輯電路，當(dāng)需要控制模擬量時(shí)，就必須在外圍增加A/D 轉(zhuǎn)換，進(jìn)行相應(yīng)控制。與微處理器或單片機(jī)相比，F(xiàn)PGA更適用于直接對高速A/D器件的采樣控制。許多文獻(xiàn)介紹了并行工作的A/D器件與FPGA接口，本文以高速串行I/O A/D轉(zhuǎn)換器ADC08138與ALTERA公司的EP1K30接口為例，介紹了基于VHDL語言用FPGA來控制串行A/D的電路設(shè)計(jì)技術(shù)。 二、系統(tǒng)設(shè)計(jì)2.1 ADC08138介紹 ADC08138是有8通道的8位逐次逼近式串行I/O A/D轉(zhuǎn)換器，模擬輸入可配置成單端、差分和準(zhǔn)差分模式。ADC08138能

5、提供2.5V帶隙派生基準(zhǔn)電壓，串行數(shù)據(jù)聯(lián)系只需要很少的I/O口，不需要零點(diǎn)及滿量程調(diào)節(jié)，帶有模擬輸入采樣保持器及8路輸入轉(zhuǎn)換器，功耗低（最大值20mW）、轉(zhuǎn)換時(shí)間快（f=1 MHz，8us最大值）。廣泛應(yīng)用于數(shù)字傳感器、過程控制、監(jiān)測等領(lǐng)域。 用FPGA設(shè)計(jì)的采樣控制器ADPT與ADC08138的接口電路如圖1所示。/CS為AD08138的片選信號。轉(zhuǎn)換開始時(shí)為低電平。 圖1 采樣控制器與ADC08138接口控制圖每個(gè)時(shí)鐘上升沿?cái)?shù)據(jù)從DI輸入到其內(nèi)部的MUX地址轉(zhuǎn)換寄存器。出現(xiàn)在線上的第一個(gè)邏輯“1”為啟動(dòng)位“START”。啟動(dòng)位后的第2位到第4位分別為SGL/DIFF、SELECT CIT

6、1、SELECT BIT 0。由它們來決定ADC08138的工作方式。 其中SGL/DIFF與COM決定是按單端、差分還是準(zhǔn)差分方式進(jìn)行工作。單端輸入方式時(shí)COM接地；差分輸入方式限制在相鄰的通道，而不能分別與其它通道作差分方式，差分輸入時(shí)可以選擇相反極性。COM可用于準(zhǔn)差分輸入，在這種模式下，該引腳的電壓可看作其它輸入通道的“ - ”輸入，這電壓可以不一定是模擬地，準(zhǔn)差分輸入可轉(zhuǎn)換任何模擬輸入電壓與公用端電壓之間的差值。ODD/SIGN決定奇偶通道的工作和符號。如單端方式時(shí)0為偶數(shù)通道，1為奇數(shù)通道。具體定義如表1所示。 當(dāng)SARS為高電平時(shí)，表示正處于轉(zhuǎn)換狀態(tài),這時(shí)DI線無效。內(nèi)部自動(dòng)加入

7、1/2個(gè)時(shí)鐘后開始采樣，每個(gè)時(shí)鐘下降沿?cái)?shù)據(jù)送至DO端，D0為數(shù)據(jù)輸出端。經(jīng)過8個(gè)時(shí)鐘周期，轉(zhuǎn)換結(jié)束，SARS為低電平。 /SE為移位方式控制端，高電平時(shí)，移出的數(shù)據(jù)即轉(zhuǎn)換的結(jié)果，先是高位字節(jié)（MSB）；低電平時(shí)，先移出低字節(jié)（LSB）。VrefOUT 提供2.5V的帶隙基準(zhǔn)電壓，這電壓不隨溫度、電源電壓、負(fù)載電流的變化改變，可以與VrefIN直接相連，為模擬輸入提供0至2.5V的電壓范圍CH0至CH7為8個(gè)輸入模擬通道。 表1 ADC08138MUX地址 單端MUX模式 MUX地址 模擬單端通道號SY-ARTSGL/DIFODD/SIGN SELECT01234567COM1011000+-1

8、1001+-11010+-11011+-11100+-11101+-11110+-11111+- 差分MUX模式 MUX地址 模擬差分通道對SY-ARTSGL/DIFODD/SIGN SELECT 0 1 2 3100123456710000+-10001+-10010+-10011+-10100-+10101-+10110-+10111-+ 2.2 軟件流程圖 圖 2 軟件流程圖三、VHDL程序設(shè)計(jì)由于ADC08138的輸入配置可以用軟件來控制，在每個(gè)轉(zhuǎn)換中它可以隨需要來修改。一個(gè)通道可以在一次轉(zhuǎn)換中作為單端，以地為參考的輸入模式，在另一次轉(zhuǎn)換中又可配置為差分通道的一部分。圖1中ADPT部分

9、為用VHDL程序來實(shí)現(xiàn)的對ADC08138控制。其中CSAD為低電平時(shí)ADPT啟動(dòng)。CLKAD由外部給出時(shí)鐘頻率，經(jīng)過分頻后通過CLK提供給ADC08138工作頻率。ADPT通過CS對ADC08138片選，同時(shí)和輸出的DI一起控制著ADC08138進(jìn)行通道地址轉(zhuǎn)換，由ADDR0-ADDR3輸出轉(zhuǎn)換通道地址。當(dāng)接收到ADC08138的SARS管腳由低到高的電平后，DO輸入串行數(shù)據(jù)。經(jīng)過一段時(shí)序后，從DOAD0-DOAD7并行輸出，同時(shí)ADOV由低變?yōu)楦唠娖?，發(fā)出轉(zhuǎn)換完畢的信號。 ADPT部分主要由分頻器、通道地址產(chǎn)生器、PISO（并行輸入串行輸出）、SIPO（串行輸入并行輸出）等組成，原理圖如圖

10、2所示。其中分頻器由frqcomponent及frq1 component組成，通道地址產(chǎn)生器由adcntr component構(gòu)成，PISO、SIPO分別由adoutcomponent及adin component 來實(shí)現(xiàn) 圖 3 采樣控制器ADPT結(jié)構(gòu)圖 分頻器實(shí)質(zhì)上就是一個(gè)計(jì)數(shù)器。若時(shí)鐘源為10MHz,，則用一個(gè)自由計(jì)數(shù)器來產(chǎn)生所需的頻率即可。這里是用雙進(jìn)程的有限狀態(tài)機(jī)（FSM）來設(shè)計(jì)通道地址產(chǎn)生器。當(dāng)addr =0000時(shí)表示沒有通道被選擇，ADC08138沒有工作。通道1-8對應(yīng)著CH0-CH7。其中control為時(shí)序進(jìn)程:circulation組合進(jìn)程，如果使用差分輸入模式，只需

11、修改相應(yīng)的地址即可。FMS的優(yōu)點(diǎn)是VHDL綜合器易于優(yōu)化，容易形成性能良好的時(shí)序邏輯模塊，容易讀懂修改。 PISO（并行輸入串行輸出）模塊及SIPO（ 串行輸入并行輸出）模塊可參見文獻(xiàn)3。需注意的是PISO當(dāng)CLK.CS=1時(shí)加載通道地址。SIPO 當(dāng)sars=1時(shí)開始計(jì)數(shù)，這和ADC08138的工作時(shí)序是一致的。 四、計(jì)算機(jī)仿真分析 用Max+plus進(jìn)行輸出控制部分波形仿真如圖4所示。由于ADC08138的轉(zhuǎn)換狀態(tài)由SARS給出，數(shù)據(jù)由DO給出，圖中給出了對frq1 component、adcntr component及adout component三個(gè)模塊的組合進(jìn)行仿真的結(jié)果，其中clk

12、周期為100s。CSAD為低電平時(shí)ADPT開始工作。當(dāng)CS由低到高跳變時(shí)，若要選通通道0，則將數(shù)據(jù)從DI 輸入到其內(nèi)部的MUX地址轉(zhuǎn)換寄存器，如圖中adpo2值為18，同時(shí)ADDR輸出轉(zhuǎn)換通道地址為1 。由圖4可見，仿真波形與對ADC08138要求的控制相一致，達(dá)到了設(shè)計(jì)目的。 圖 4 仿真波形圖五、結(jié)束語 本實(shí)驗(yàn)用于交流電機(jī)調(diào)速系統(tǒng)中的A/D轉(zhuǎn)換部分。實(shí)驗(yàn)時(shí)另增加了顯示模塊，顯示結(jié)果驗(yàn)證了該控制程序的正確性。用FPGA來實(shí)現(xiàn)控制電路有很多優(yōu)點(diǎn)。不僅可進(jìn)行任意次數(shù)的編程，而且可在工作中快速編程。FPGA的集成度非常高，這樣許多中規(guī)模集成電路和許多分離元件組合才能完成的功能可以用它來完成，使電路

13、的體積減小、可靠性提高、成本下降。FP-GA的速度可以做的很高。ALTERA公司提供的芯片內(nèi)部速度可達(dá)200MHz，時(shí)鐘速度可達(dá)822MHz，并且管腳之間的延遲低于3.5ns。隨著VHDL和Verilog HDL語言的迅速推廣，F(xiàn)PGA的應(yīng)用領(lǐng)域?qū)絹碓綇V泛。六、參考文獻(xiàn)：1 潘松，王國棟.VHDL 實(shí)用教程M.成都:電子科技大學(xué)出版社,20012 National Semiconductor Corporation.Nationals Analong & Interface Products Databook,20023 林明權(quán).VHDL數(shù)字控制系統(tǒng)設(shè)計(jì)范例M北京:電子工業(yè)出版社,2003

14、4 黃正瑾,徐堅(jiān),章小麗等.CPLD系統(tǒng)設(shè)計(jì)技術(shù)入門與應(yīng)用M.北京:電子工業(yè)出版社,2002附錄1部分源程序VHDL代碼如下：Process( clk )BeginIf clkevent and clk=0thenQ = q+1;End if;end process;Clk ad =q(9);這里輸出的是ADC08138的典型頻率10MHz，其極限值為1MHz。實(shí)驗(yàn)的難點(diǎn)之一在于時(shí)序的配合上，每一次通道轉(zhuǎn)換時(shí)都需要重新啟動(dòng)片選信號。其中讀數(shù)時(shí)先讀取的是高字節(jié)。在實(shí)驗(yàn)中采用了如下程序： process(cs.ad,clk ) variable q:integer range 0 to 15; begin If cs.ad=1then Clk.cs =1; Q:=0; Elsif clkevent and clk=0 then If q 15 then Clk.cs =0; Q:=q+1; Else Clk.csadpo =00000； Addr =0000; Next.stateadpo =11000;- - - ch0 Addr =0001; Next.stateadpo =11100；- - -ch1 Addr =0010; Next.stateadpo =110