EDA課程設計位數碼掃描顯示電路設計_圖文

1、一、實驗名稱： 位數碼掃描顯示電路設計 二、實驗目的：學習硬件掃描顯示電路的設計、以及7段數碼顯示器的VHDL設計和硬件驗證2、實驗原理： 下圖所示的是8位數碼掃描顯示電路，其中每個數碼管的8個段：h, g, f, e, d, c, b, a （h 是小數點）都分別連在一起，8個數碼管分別由8個選通信號k1, k2, k3, k8來選擇。被選通的數碼管顯示數據，其余關閉。如在某一時刻，k3為高電平，其余選通信號為低電平，這是僅k3對應的數碼管顯示來自段信號端的數據，其余7個數碼管呈現(xiàn)關閉狀態(tài)。根據這種電路狀況，如果希望在8個數碼管顯示希望的數據，就必須使得8個選通信號k1, k2, k3, k

2、8分別被單獨選通，并在此同時，在段信號輸入口加上希望在該對應數碼管上顯示的數據，于是隨著選通信號的掃變，就能實現(xiàn)掃描顯示的目的。3、實驗內容：1、將設計好的VHDL譯碼器程序在Quartus II上進行編輯、編譯、綜合、適配、仿真，給出其所有信號的時序仿真波形。2、引腳鎖定和硬件測試并在數碼管上顯示出來四、上機操作內容及結果分析1、新建工作庫文件夾和編輯設計文件2、創(chuàng)建工程，在選擇目標芯片時，選擇EP1K10TC100-3芯片3、輸入源文件、進行編譯運行LIBRARY IEEE;ENTITY SCAN_LED IS PORT ( CLK : IN STD_LOGIC;SG : OUT STD_

3、LOGIC_VECTOR(6 DOWNTO 0; - 段控制信號輸出BT : OUT STD_LOGIC_VECTOR(2 DOWNTO 0 - 位控制信號輸出;END;ARCHITECTURE one OF SCAN_LED ISSIGNAL CNT8 : STD_LOGIC_VECTOR(2 DOWNTO 0;SIGNAL A : INTEGER RANGE 0 TO 15;BEGINP1:PROCESS( CNT8 -位選通BEGINCASE CNT8 ISWHEN "000" => BT <= "000" ; A <= 0 ;W

4、HEN "001" => BT <= "001" ; A <= 7 ;WHEN "010" => BT <= "010" ; A <= 0 ;WHEN "011" => BT <= "011" ; A <= 1 ;WHEN "100" => BT <= "100" ; A <= 4 ;WHEN "101" => BT <= "

5、;101" ; A <= 1;WHEN "110" => BT <= "110" ; A <= 6;WHEN "111" => BT <= "111" ; A <= 5 ;WHEN OTHERS => NULL ;END CASE ;END PROCESS P1;P2: PROCESS(CLK -循環(huán)計數BEGINIF CLK'EVENT AND CLK = '1' THEN CNT8 <= CNT8 + 1; END IF;E

6、ND PROCESS P2;P3: PROCESS( A -譯碼電路BEGINCASE A ISWHEN 0 => SG <= "0111111"WHEN 1 => SG <= "0000110"WHEN 2 => SG <= "1011011"WHEN 3 => SG <= "1001111"WHEN 4 => SG <= "1100110"WHEN 5 => SG <= "1101101"WHEN 6

7、 => SG <= "1111101"WHEN 7 => SG <= "0000111"WHEN 8 => SG <= "1111111"WHEN 9 => SG <= "1101111"WHEN 10 => SG <= "1110111"WHEN 11 => SG <= "1111100"WHEN 12 => SG <= "0111001"WHEN 13 => SG

8、 <= "1011110"WHEN 14 => SG <= "1111001"WHEN 15 => SG <= "1110001"WHEN OTHERS => NULL ;END CASE ;END PROCESS P3; END;4、進行時序仿真，設置仿真時間區(qū)域為50s,設置CLK的時鐘周期為1s,則我們可以看到在時鐘周期信號的作用下輸出的輸出碼代表的數據為070141655、引腳設置此時需要注意的是引腳設置完后需要重新編譯運行。然后連接試驗箱，將編譯產生的SOF格式配置文件配置進FPGA中，然后進行硬件測試6、數碼管顯示，按下載好的引腳設置在實驗箱連接好，則數碼管將如下順序顯示070141655、實驗總結通過此次實驗我們學習了7段數碼顯示譯碼器的VHDL設計和硬件驗證，此次實驗給出的芯片是EP1K10TC100-3，3-8線譯碼器，程序應該與之對應，通過時序仿真圖我們可以很清楚看到，隨著時鐘信號周期的改變，譯碼電路相應的對應輸出，并且達到循環(huán)計數的作用。在引腳設置時，需注意的是引腳配置有任何變動都需要重新編譯運行，然后將設置好的引腳下載到實驗箱的芯片上，在配置文