8位比較器課程設(shè)計

1、 武漢理工大學(xué)能力拓展訓(xùn)練設(shè)計說明書 8位比較器的設(shè)計 1 設(shè)計任務(wù)和要求1.1設(shè)計任務(wù)：運用EDA的相關(guān)技術(shù)和方法完成8位數(shù)值比較器的設(shè)計，并設(shè)計相關(guān)簡單的電路，完成指定的功能。同時運用VHDL或者Verilog語言編寫程序，并在Quartus軟件中進行程序編輯、編譯、調(diào)試和仿真。1.2設(shè)計要求 在設(shè)計過程中，在完成設(shè)計任務(wù)的基礎(chǔ)上，需注意課程設(shè)計說明書是按學(xué)校“課程設(shè)計工作規(guī)范”中的“統(tǒng)一書寫格式”撰寫，具體包括：1）目錄的設(shè)計；2）比較器相關(guān)的理論分析、歸納和總結(jié)；3）8位比較器的結(jié)構(gòu)組成、原理分析及真值表。4）程序設(shè)計框圖、程序代碼（含注釋）；5）給出程序中主要函數(shù)或者語句的功能說明和

2、使用說明；6）給出程序仿真運行結(jié)果和圖表、以及實驗結(jié)果分析和總結(jié)；7）課程設(shè)計的心得體會（至少500字）；8）參考文獻；9）其它必要內(nèi)容等。2 8位比較器的設(shè)計2.1 比較器的基本原理在數(shù)字系統(tǒng)中，特別是在計算機中常需要對兩個數(shù)的大小進行比較。數(shù)值比較器就是對兩個二進制數(shù)A、B進行比較的邏輯電路，比較結(jié)果有三種情況：A>B、A<B、以及A=B三種情況。首先我們來討論1位數(shù)值的比較：1位數(shù)值比較器是多位比較器的基礎(chǔ)。生活中在進行比較器的設(shè)計時一般都用集成數(shù)值比較器，而集成數(shù)值比較器以1位數(shù)值比較器的原理來設(shè)計的。當(dāng)A、B都是1位數(shù)時，它們只能取0或1兩種值，由此可以寫出1位數(shù)值比較器

3、的真值表，如表2-1所示。表2-1 一位數(shù)值比較器的真值表由真值表可得到如下邏輯表達式： （2-1）由以上邏輯表達式可畫出圖2.1所示的邏輯電路圖。圖2.1 一位數(shù)值比較器的邏輯電路圖2.2 比較器的設(shè)計如圖2.2所示為集成數(shù)值比較器74HC85。集成數(shù)值比較器74HC85是4位數(shù)值比較器，圖2.2 4位數(shù)值比較器74HC585邏輯符號其功能如表2-2所示，輸入端包括A3A0與B3B0，輸出端為，以及擴展輸入端為和。擴展輸入端與其他數(shù)值比較器的輸出連接，以便組成位數(shù)更多的數(shù)值比較器。表2-2 4位數(shù)值比較器 74HC585的功能表 從表中可以看出，兩個4位數(shù)的比較式從A的最高位A3和B的最高位

4、B3進行比較，如果它們不相等，則該位的比較結(jié)果可以作為兩數(shù)的比較結(jié)果。若最高位A3=B3，則再次比較次高位A2和B2，依次類推。顯然，如果兩數(shù)相等，那么，必須將比較器進行到最低位才能得到結(jié)果。若僅對4位數(shù)進行比較時，應(yīng)對進行適當(dāng)?shù)奶幚恚?。由于題目要求是進行8位數(shù)值比較器的設(shè)計，因此需兩塊74HC85比較器。圖所示為兩個4位數(shù)值比較器串聯(lián)而成為1個8位的數(shù)值比較器，C0片是比較低位C1片是比較高位。對于比較8位數(shù)值，比較原理和1位的相同。由于采用74HC85比較器，故需將8位數(shù)值分成兩個4位數(shù)值，即高4位和低4位來進行比較。在比較過程中，若高4位相同，它們的大小則由低4位的比較結(jié)果確定。因此

5、，低4位的比較結(jié)果應(yīng)作為高四位的條件，即低4位的比較器的輸出端應(yīng)分別與高4位比較器的擴展輸入端連接。根據(jù)74HC85的真值表的前8行可知，若A與B不相等，此時比較器都會有輸出，輸出結(jié)果與擴展端無關(guān)。而后6行是比較多位數(shù)值所用，當(dāng)此比較器A與B對應(yīng)位相等時，需要擴展端的輸入才能決定其大小關(guān)系。根據(jù)8位比較器的原理則高4位的擴展端與低4位輸出連接的對應(yīng)關(guān)系如圖2.3所示。圖2.3 串聯(lián)方式擴展數(shù)值比較器的位數(shù)3 程序設(shè)計3.1 程序流程圖由原理已知，8位數(shù)值的比較是從A的最高位A7和B的最高位B7進行比較，如果它們不相等，則該位的比較結(jié)果可以作為兩數(shù)的比較結(jié)果。若最高位A7=B7，則再次比較次高位

6、A6和B6，依次類推。而在編程時系統(tǒng)在對于8位2進制數(shù)是可以自行比較的，當(dāng)輸入A和B后，系統(tǒng)進行判斷。如果A>B，則f1=1輸出，程序結(jié)束，否則繼續(xù)判斷A是否等于B，是則f2=1，否則A<B即f3=1。因此根據(jù)上述可得到流程圖如3-1所示：圖3.1 系統(tǒng)流程圖3.2 程序代碼這次設(shè)計采用的是VHDL語言。VHDL 的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language，誕生于 1982 年。1987 年底，VHDL被 IEEE 和美國國防部確認為標(biāo)準(zhǔn)硬件描述語言。 VHDL主要用于描述數(shù)字系統(tǒng)的

7、結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實體。這種將設(shè)計實體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點。VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點。歸納起來 ,VHDL 語

8、言主要具有以下優(yōu)點：(1) VHDL 語言功能強大 , 設(shè)計方式多樣 (2) VHDL 語言具有強大的硬件描述能力 (3) VHDL 語言具有很強的移植能力 (4) VHDL 語言的設(shè)計描述與器件無關(guān) (5) VHDL 語言程序易于共享和復(fù)用 由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言 , 因此它可以使設(shè)計成果在設(shè)計人員之間方便地進行交流和共享, 從而減小硬件電路設(shè)計的工作量, 縮短開發(fā)周期。設(shè)計程序代碼如下：library ieee;use ieee.std_logic_1164.all; -庫文件 entity comp is -實體中定義相應(yīng)比較器的端口 g

9、eneric (x:integer:=8); port (A,B:in std_logic_vector(0 to x-1); -定義A,B為8位輸入端口，f1,f2,f3為輸出端 f1,f2,f3:out std_logic); 口，標(biāo)準(zhǔn)邏輯位類型 end ;architecture a of comp is -結(jié)構(gòu)體 begin process (A,B) Begin f1 <= '0' - f1,f2,f3賦初值 f2 <= '0' f3 <= '0' if A>B then -如果A>B，則f1=1 f1 &

10、lt;= '1' else if A=B then -否則如果A=B，則f2=1 f2 <= '1' else -否則A<B，即f3=1 f3<='1' end if ; end if ; end process; -結(jié)束進程 end; 在Quartus II軟件中將上述編程用硬件描述語言生成的8位比較器的圖形符號如圖3.2所示： 圖3.2 8位數(shù)值比較器的邏輯符號4 仿真結(jié)果與分析 由于本設(shè)計較為簡單，僅用一段硬件描述語言就可以得出需要的邏輯電路。在Quartus II軟件中對程序編譯無錯后，建立波形文件，并創(chuàng)建輸入輸出向量設(shè)

11、置好輸入信號后，就可對其進行仿真了，本設(shè)計采用功能仿真來驗證邏輯功能的正確與否。波形仿真圖如圖4.1所示：圖4.1仿真波形圖其中A和B都為輸入的8位二進制數(shù)，f1=1、f2=1和f3=1分別對應(yīng)A>B.A=B和A<B時對應(yīng)的輸出值。對仿真波形圖分析如下： 剛開始時A的值為0，B的值也為0，故A=B，此時f2=1，仿真與理論值相同。隨后B的值為2，A的值為0，這是A<B，此時f3=1,仿真與理論值相同。從圖中看出當(dāng)A=128,B=130時，f3依舊為1.；當(dāng)A=144，B=130，故A>B，而此時f1=1，即仿真與理論值依舊相同。 綜合上述，當(dāng)輸入A與B的值后，它們的理論

12、比較結(jié)果和f1、f2和f3對應(yīng)的值想比較，可以得出該8位比較器的比較結(jié)果與仿真結(jié)果一致。5心得體會 很快為期一周的能力拓展結(jié)束了。這一周是我忙碌的一周，但也是我獲益匪淺，過得非常充實的一周。我的題目是8位比較器的設(shè)計，雖然題目不是很難但是使我接觸和學(xué)習(xí)到了一種新的科學(xué)技術(shù)EDA，即基于計算機的電子設(shè)計自動化技術(shù)。EDA技術(shù)就是依賴功能強大的計算機，在EDA工具軟件平臺上，對以硬件描述語言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動地完成邏輯編譯、化簡、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測試，直至實現(xiàn)既定的電子線路系統(tǒng)功能。EDA技術(shù)使得設(shè)計者的工作僅限于利用軟件的方式，即利用硬件描述語言和

13、EDA軟件來完成對系統(tǒng)硬件功能的實現(xiàn)，這是電子設(shè)計技術(shù)的一個巨大進步。 此次訓(xùn)練的另一個收獲是對VHDL的學(xué)習(xí)，VHDL在現(xiàn)在的EDA設(shè)計中使用最多，也擁有幾乎所有主流EDA工具的支持。VHDL作為一個規(guī)范語言和建模語言，不僅可以作為系統(tǒng)模擬的建模工具，而且可以作為電路系統(tǒng)的設(shè)計工具，可以利用軟件工具將VHDL源碼自動地轉(zhuǎn)化為文本方式表達的基本邏輯元件連接圖，即網(wǎng)表文件。這種方法顯然對于電路自動設(shè)計是一個極大的推進。雖然我剛開始學(xué)習(xí)時很陌生，編程經(jīng)常出錯，幸好在同學(xué)的幫助下我才慢慢有所體會，才慢慢適合其語法結(jié)構(gòu)，最終獨立完成了8位比較器的VHDL語言的編程。 通過這次能力拓展訓(xùn)練，我不但將理論知識很好的與實際結(jié)合到了一起，不斷拓展自己的能力，而且我還學(xué)會了如何與同學(xué)交流，如何獨立解決問題。雖然剛開始對有些原理還是很茫然，但是經(jīng)過了多次的思考總結(jié)和同學(xué)們的幫助之后，我便順利完成了此次訓(xùn)練的任務(wù)。我相信通過本次能力拓展訓(xùn)練，我無論是動手能力還是查資料以及接受新知識的能力都得到了很大的訓(xùn)練與提高，同時對今后將理論知識解決實際當(dāng)中的問題更加順心得手。參考文獻1譚會生、張昌凡編著EDA技術(shù)及應(yīng)用(第二版) 西安電子科技大學(xué)出版社.2006 年2康華光主編，鄒壽彬、秦臻副主編電子技術(shù)基礎(chǔ)數(shù)字部分（第五版）高等教育出版社. 2005年3王冠、黃熙、王鷹編著Verilog HDL與數(shù)字電路設(shè)計.