重慶郵電大學2012級集成電路工程類工程能力培養(yǎng)課程

1、重慶郵電大學2012級集成電路工程類工程能力培養(yǎng)課程一、工程能力培養(yǎng)課程目的與要求  1、全面掌握半導體集成電路、集成電路工藝原理與模擬集成電路設計原理、數(shù)字集成電路設計原理、微電子器件、半導體物理等課程的內(nèi)容，加深對集成電路設計、器件設計及其制造工藝的理解，學會利用專業(yè)理論知識，實現(xiàn)定制集成電路設計。 2、在集成電路方面，學會利用Cadence軟件完成給定功能的集成電路原理設計與特性模擬，按版圖規(guī)則完成版圖設計，并確定相應的制造工藝流程；掌握版圖布局規(guī)劃、單元設計和布線規(guī)劃的知識。 3、在工藝器件方面，學會利用集成電路工藝和器件技術的計算機輔助設計軟件

2、（Silvaco-TCAD）對器件的設計與分析，并確定相應的制造工藝流程及相應參數(shù)的測試。4、培養(yǎng)學生獨立分析和設計的在綜合實踐能力。 5、培養(yǎng)學生的創(chuàng)新意識、嚴肅認真的治學態(tài)度和求真務實的工作作風。二、授課方式學生自己選擇題目與方案，開放式教學；學生可在指定的開放實驗室獨立完成，也可用自己的電腦在圖書館/教室/實驗基地等地方獨立完成。完成時間：第3周一（2015年09月21日）至第16周周五（2015年12月25日）。每個實驗室具體開放時段：（1）集成電路設計實驗室（1221）：周1周5開放時間為8：3012：45、14：3017：30、19：0021：00 周六與周日開放時間為：

3、9：0012：45、14：0017：00（2）微電子工藝實驗室（1001）：考慮到設備運行效率，可參考往年經(jīng)驗，按9：0012:00、12:0015:00、15:0018:00劃分時段，每天可運行12學時。（3）集成電路測試實驗室（1225）：周1周5開放時間為8：3012：45、14：3017：30、19：0021：00 周六與周日開放時間為：9：0012：45、14：0017：00三、工程能力培養(yǎng)課程任務要求  每人從下列題目中選擇一個，按題目要求，獨立完成任務，并撰寫總結報告（如有2份及以上報告雷同，則視為抄襲且都不通過）。集成電路設計類要求根據(jù)給定集成電路的功能要求

4、，確定設計方法和電路基本單元類型，完成電路原理設計，模擬分析電路特性，根據(jù)版圖規(guī)則完成光刻版圖設計，確定工藝流程，完成版圖參數(shù)提取與LVS分析。 工藝要求采用0.5µm CMOS工藝 或 0.18µm CMOS工藝。其中，仿真工具采用Cadence的Spectre工具，版圖采用Cadence繪制。工藝器件了要求根據(jù)器件的性能要求，確定器件的基本結構，完成器件各工序參數(shù)，繪制器件版圖；通過微電子中心工藝實驗室制作并完成參數(shù)測試分析。1、 譯碼器設計 1) 依據(jù)3-8譯碼器的真值表，給出譯碼器的電路圖，完成譯碼器由電路圖到晶體管級的轉化（

5、需提出至少2種方案）；2) 繪制原理圖,完成電路特性模擬； 3) 遵循設計規(guī)則完成譯碼器晶體管級電路圖的版圖，流程如下： 4) 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 5) 版圖檢查與驗證（DRC檢查）；6) 針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。 2、 數(shù)據(jù)選擇器（MUX）設計 1) 依據(jù)數(shù)據(jù)選擇器的真值表，給出八選一MUX電路圖，完成由電路圖到晶體管級的轉化（需提出至少2種方案）；2) 繪制原理圖,完成電路特性模擬； 3)&#

6、160;遵循設計規(guī)則完成晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖；4) 版圖檢查與驗證（DRC檢查）； 5) 針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。 3、 數(shù)據(jù)分配器（DeMUX）設計 1) 依據(jù)數(shù)據(jù)分配器的真值表，給出一分八DeMUX電路圖，完成由電路圖到晶體管級的轉化（需提出至少2種方案）；2) 繪制原理圖,完成電路特性模擬； 3) 遵循設計規(guī)則完成晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪

7、制布線規(guī)劃-總體版圖；4) 版圖檢查與驗證（DRC檢查）； 5) 針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。 4、 奇偶校驗器設計 1) 設計一個4位奇偶校驗器（4位輸入中有奇數(shù)個1時輸出1，偶數(shù)個1時輸出0），給出電路圖，完成由電路圖到晶體管級的轉化（需提出至少2種方案）； 2) 繪制原理圖，完成電路特性模擬； 3) 遵循設計規(guī)則完成晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 4) 版圖檢查與驗證（DR

8、C檢查）； 5) 針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。 5、 D觸發(fā)器設計 1) 依據(jù)上升沿敏感的D觸發(fā)器時序要求，給出電路圖，完成D觸發(fā)器由電路圖到晶體管級的轉化（需提出至少2種方案）；2) 繪制原理圖，完成電路特性模擬； 3) 遵循設計規(guī)則完成晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 4) 版圖檢查與驗證（DRC檢查）； 5) 針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。 

9、0;6、 高電平靈敏D鎖存器設計 1） 依據(jù)高電平靈敏的D鎖存器時序要求，給出電路圖，完成D觸發(fā)器由電路圖到晶體管級的轉化（需提出至少2種方案）； 2）繪制原理圖，完成電路特性模擬； 3）遵循設計規(guī)則完成晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 4）版圖檢查與驗證（DRC檢查）； 5）針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。  7、 低電平靈敏D鎖存器設計 1） 依據(jù)高電平靈敏的D鎖存器時序要求，給出電路圖，完

10、成D觸發(fā)器由電路圖到晶體管級的轉化（需提出至少2種方案）； 2）繪制原理圖，完成電路特性模擬；3）遵循設計規(guī)則完成D觸發(fā)器晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 4）版圖檢查與驗證（DRC檢查）； 5）針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。8、16位高速或低功耗加法器1）設計一個高速的16位加法器，運算時間小于1ns。2）設計一個低電壓、低功耗額的16位加法器，電路工作在1V以下。要求比較各種加法器的優(yōu)劣，運用spectre估計功耗，并通過版圖設計驗證。要求： 1） 依據(jù)高電平靈敏的的

11、16位加法器要求，給出電路圖，完成的16位加法器由電路圖到晶體管級的轉化； 2）繪制原理圖,完成電路特性模擬；3）遵循設計規(guī)則完成的16位加法器晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 4）版圖檢查與驗證（DRC檢查）； 5）針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。9、高速的流水結構的8×8乘法項目描述：設計一個高速的流水結構的8×8乘法器，運算時間小于1ns。運用spectre估計時延，并通過版圖設計驗證。要求：1） 依據(jù)高電平靈敏的的8×8乘法器要求，給出

12、電路圖，完成的8×8乘法器由電路圖到晶體管級的轉化； 2）繪制原理圖,完成電路特性模擬；3）遵循設計規(guī)則完成的8×8乘法器晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 4）版圖檢查與驗證（DRC檢查）； 5）針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。10、高性能低壓差漏失電壓電壓調(diào)整器（Low dropout regulator, LDO）1) 要求設計一種漏失電壓<0.2V、最大負載電流為100mA、線性調(diào)整率<1mV/V；2) 由LDO的參考電壓由帶隙基準提供，要求設計

13、一種高PSRR的二階帶隙基準；3）繪制原理圖,完成電路特性模擬；4）遵循設計規(guī)則完成的LDO（包括帶隙基準）晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 5）版圖檢查與驗證（DRC檢查）； 6）針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。11、曲率補償?shù)母唠A帶隙基準1）要求溫度系數(shù)<5ppm，低頻電源抑制比PSRR達到-80dB左右2）繪制原理圖,完成電路特性模擬；3）遵循設計規(guī)則完成的曲率補償?shù)母唠A帶隙基準晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖；&#

14、160;4）版圖檢查與驗證（DRC檢查）； 5）針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。12、一階無電阻帶隙基準1）要求溫度系數(shù)<20ppm，低頻電源抑制比PSRR達到-40dB左右2）繪制原理圖,完成電路特性模擬；3）遵循設計規(guī)則完成的曲率補償?shù)母唠A帶隙基準晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 4）版圖檢查與驗證（DRC檢查）； 5）針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。13、寬輸入恒跨導軌對軌運送放大器1）要求在單電源3V下，靜態(tài)輸入電壓為1.2V，靜態(tài)輸出電壓為1.5V，電路

15、總功耗為293.1uw，開環(huán)增益為82.54dB，單位增益帶寬為17.79MHz，相位裕度為62.3度，跨導變化率為8.67%。2）繪制原理圖,完成電路特性模擬；3）遵循設計規(guī)則完成的多級CMOS跨導運算放大器晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 4）版圖檢查與驗證（DRC檢查）； 5）針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。14、LC壓控振蕩器1）要求在1.8V電源電壓條件下，中心頻率為1.34GHz，頻率范圍為1.16GHz1.52GHz，輸出幅度為638mV，相位噪聲在100kHz頻率偏移下為-96

16、.89dBc，在1MHz頻率偏移下為-123.3dBc。2）繪制原理圖,完成電路特性模擬；3）遵循設計規(guī)則完成的多級CMOS跨導運算放大器晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 4）版圖檢查與驗證（DRC檢查）； 5）針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。15、COMS鋸齒波振蕩器1）要求在電源電壓為4V及27溫度條件下，鋸齒波振蕩器的輸出信號振蕩頻率約為262kHz。2）當電源電壓和電容為保持不變，溫度在070變化時，鋸齒波振蕩器的輸出信號振蕩頻率偏差要求控制在±1以下。3）繪制原理圖,完成電

17、路特性模擬；4）遵循設計規(guī)則完成的多級CMOS跨導運算放大器晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 5）版圖檢查與驗證（DRC檢查）； 6）針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。16、多級CMOS跨導運算放大器1）要求低頻增益約為100dB，GBW>10MHz, PM>45º2）繪制原理圖,完成電路特性模擬；3）遵循設計規(guī)則完成的多級CMOS跨導運算放大器晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 4）版圖檢查與驗證

18、（DRC檢查）； 5）針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。17、過溫保護電路1）電源電壓2.55.5V及27溫度時，整體靜態(tài)電流<10µA2) 升溫翻轉溫度為（160±5）， 降溫翻轉文度為140±5）3）繪制原理圖,完成電路特性模擬；4）遵循設計規(guī)則完成的多級CMOS跨導運算放大器晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 5）版圖檢查與驗證（DRC檢查）； 6）針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。18、CMOS三階有源低通濾波器1）采用0.18&#

19、181;m CMOS工藝，輸入輸出直流電平為0.9V，電源電壓為1.8V，單端輸入信號擺幅為50Mv，二倍衰減9dB， LPF帶寬為20MHz。2）繪制原理圖,完成電路特性模擬；3）遵循設計規(guī)則完成的多級CMOS跨導運算放大器晶體管級電路圖的版圖，流程如下： 版圖布局規(guī)劃基本單元繪制功能塊的繪制布線規(guī)劃-總體版圖； 4）版圖檢查與驗證（DRC檢查）； 5）針對自己畫的版圖，給出實現(xiàn)該電路的工藝流程圖。19、肖特基二極管設計與實現(xiàn)1）要求反向恢復時間小于10納秒，正向?qū)▔航祪H為0.4V左右。2）采用集成電路工藝和器件技術的計算機輔助設計軟件（Silvaco-TCAD分析肖特基二極管器件的V-I特性、擊穿電壓、溫度熱學分布。3）設計肖特基二極管器件的結構并繪出其制版版圖4）采用微電子中心工藝實驗室工藝線實現(xiàn)所設計的肖特基二極管4）采用微電子中心的集成電路測試實驗室測試所設計實現(xiàn)的肖特基二極管20、齊納二極管設計與實現(xiàn)1）要求齊納二極管的穩(wěn)定電壓Vz為67.5V。2）采用集成電路工藝和器件技術的計算機輔助設計軟件（Silvaco-TCAD分析確定齊納二極管的相關參數(shù)。3）設計肖齊納二極管器件的結構并繪出其制版版圖4）采用