計算機設計與實踐——32位CLA的設計

1、精選優(yōu)質文檔-傾情為你奉上32位先行進位加法器的設計1、功能概述： 先行進位加法器是對普通的全加器進行改良而設計成的并行加法器，主要是針對普通全加器串聯時互相進位產生的延遲進行了改良。超前進位加法器是通過增加了一個不是十分復雜的邏輯電路來做到這點的。 設二進制加法器第i位為Ai，Bi，輸出為Si，進位輸入為Ci，進位輸出為Ci+1，則有： Si=AiBiCi （1-1） Ci+1 =Ai * Bi+ Ai *Ci+ Bi*Ci =Ai * Bi+（Ai+Bi）* Ci （1-2）令Gi = Ai * Bi , Pi 

2、;= Ai+Bi，則Ci+1= Gi+ Pi *Ci當Ai和Bi都為1時，Gi = 1， 產生進位Ci+1 = 1當Ai和Bi有一個為1時，Pi = 1，傳遞進位Ci+1= Ci因此Gi定義為進位產生信號，Pi定義為進位傳遞信號。Gi的優(yōu)先級比Pi高，也就是說：當Gi = 1時（當然此時也有Pi = 1），無條件產生進位，而不管Ci是多少；當Gi=0而Pi=1時，進位輸出為Ci，跟Ci之前的邏輯有關。 下面推導4位超前進位加法器。設4位加數和被加數為A和B，進位輸入為Cin，進位輸出為Cout,對于第i位的進位產生Gi = Ai·Bi ,進位傳遞Pi=A

3、i+Bi , i=0,1,2,3。于是這各級進位輸出，遞歸的展開Ci，有：C0 = CinC1=G0 + P0·C0C2=G1 + P1·C1 = G1 + P1·G0 + P1·P0 C0C3=G2 + P2·C2 = G2 + P2·G1 + P2·P1·G0 + P2·P1·P0·C0C4=G3 + P3·C3 = G3 + P3·G2 + P3·P2·G1 + P3·P2·P1·G0 + P3·P2

4、·P1·P0·C0 （1-3）Cout=C4 由此可以看出，各級的進位彼此獨立產生，只與輸入數據Ai、Bi和Cin有關，將各級間的進位級聯傳播給去掉了，因此減小了進位產生的延遲。每個等式與只有三級延遲的電路對應，第一級延遲對應進位產生信號和進位傳遞信號，后兩級延遲對應上面的積之和。實現上述邏輯表達式（1-3）的電路稱為超前進位部件（Carry Lookahead Unit），也稱為CLA部件。通過這種進位方式實現的加法器稱為超前進位加法器。因為各個進位是并行產生的，所以是一種并行進位加法器。 從公式（1-3）可知，更多位數的CLA部件只會增加邏輯門的輸入端個數，而

5、不會增加門的級數，因此，如果采用超前進位方式實現更多位的加法器，從理論上講，門延遲不變。但是由于CLA部件中連線數量和輸入端個數的增多，使得電路中需要具有大驅動信號和大扇入門，這會大大增加門的延遲，起不到提高電路性能的作用。因此更多位數的加法器可通過4位CLA部件和4位超前進位加法器來實現，如圖2所示。將式（1-3）中進位C4的邏輯方程改寫為：C4=Gm0 + Pm0·C0 (1-4) C4表示4位加法器的進位輸出，Pm0、Gm0分別表示4位加法器的進位傳遞輸出和進位產生輸出，分別為： Pm0 = P3·P2·P1·P0 Gm0 = G3 + P3

6、83;G2 + P3·P2·G1 + P3·P2·P1·G0 將式（1-4）應用于4個4位先行進位加法器，則有：C4=Gm0 + Pm0·C0 C8= Gm1 + Pm1·C4 = Gm1 + Pm1·Gm0 + Pm1·Pm0 C0C12= Gm2 + Pm2·C8 = Gm2 + Pm2·Gm1 + Pm2·Pm1·Gm0 + Pm2·Pm1·Pm0·C0C16=Gm3+Pm3·C12=Gm3+Pm3·Gm2+P

7、m3·Pm2·Gm1+Pm3·Pm2·Pm1·Gm0+Pm3·Pm2·Pm1·Pm0·C0 （1-5） 比較式（1-3）和式（1-5），可以看出這兩組進位邏輯表達式是類似的。不過式（1-3）表示的是組內進位，式（1-5）表示的是組間的進位。實現邏輯方程組（1-5）的電路稱為成組先行進位部件。圖1a為所設計的32位超前進位加法器的結構框圖，該加法器采用三級超前進位加法器設計，組內和組間均采用超前進位。由8個4位超前進位加法器與3個BCLA部件構成。圖1b為采用超前進位和進位選擇實現的32位先行進位加法器結構

8、圖。2、結構框圖：（a） 32位超前進位加法器結構圖（b） 超前進位+進位選擇實現結構圖1 32位先行進位加法器結構圖3、接口說明：表1： 32位超前進位加法器接口信號說明表序號接口信號名稱方向說明備注1A31:0I輸入數據2B31:0I輸入數據3Result31:0O加法器結果4、4位超前進位加法器的設計（4bits CLA）4.1 功能概述 產生進位信號（如圖2a）、4位加法器的進位傳遞信號Px以及4位加法器的進位產生信號Gx。 Px = P3·P2·P1·P0 Gx = G3 + P3·G2 + P3·P2·G1 + P3

9、83;P2·P1·G04.2 結構框圖（a） 4位超前進位鏈（b） 4位超前進位加法器圖2 4位CLA部件和4位超前進位加法器5、設計電路源代碼（部分）/4bit carry lookahead unitmodule cla_4(p,g,c_in,c,gx,px);input3:0 p,g;input c_in;output4:1 c;output gx,px;assign c1 = p0&c_in | g0;assign c2 = p1&p0&c_in | p1&g0 | g1;assign c3 = p2&p1&p0&c_in | p2&p1&g0 | p2&g1 | g2;assign c4 =