計(jì)算機(jī)設(shè)計(jì)與實(shí)踐——32位CLA的設(shè)計(jì)

1、精選優(yōu)質(zhì)文檔-傾情為你奉上32位先行進(jìn)位加法器的設(shè)計(jì)1、功能概述： 先行進(jìn)位加法器是對(duì)普通的全加器進(jìn)行改良而設(shè)計(jì)成的并行加法器，主要是針對(duì)普通全加器串聯(lián)時(shí)互相進(jìn)位產(chǎn)生的延遲進(jìn)行了改良。超前進(jìn)位加法器是通過(guò)增加了一個(gè)不是十分復(fù)雜的邏輯電路來(lái)做到這點(diǎn)的。 設(shè)二進(jìn)制加法器第i位為Ai，Bi，輸出為Si，進(jìn)位輸入為Ci，進(jìn)位輸出為Ci+1，則有： Si=AiBiCi （1-1） Ci+1 =Ai * Bi+ Ai *Ci+ Bi*Ci =Ai * Bi+（Ai+Bi）* Ci （1-2）令Gi = Ai * Bi , Pi 

2、;= Ai+Bi，則Ci+1= Gi+ Pi *Ci當(dāng)Ai和Bi都為1時(shí)，Gi = 1， 產(chǎn)生進(jìn)位Ci+1 = 1當(dāng)Ai和Bi有一個(gè)為1時(shí)，Pi = 1，傳遞進(jìn)位Ci+1= Ci因此Gi定義為進(jìn)位產(chǎn)生信號(hào)，Pi定義為進(jìn)位傳遞信號(hào)。Gi的優(yōu)先級(jí)比Pi高，也就是說(shuō)：當(dāng)Gi = 1時(shí)（當(dāng)然此時(shí)也有Pi = 1），無(wú)條件產(chǎn)生進(jìn)位，而不管Ci是多少；當(dāng)Gi=0而Pi=1時(shí)，進(jìn)位輸出為Ci，跟Ci之前的邏輯有關(guān)。 下面推導(dǎo)4位超前進(jìn)位加法器。設(shè)4位加數(shù)和被加數(shù)為A和B，進(jìn)位輸入為Cin，進(jìn)位輸出為Cout,對(duì)于第i位的進(jìn)位產(chǎn)生Gi = Ai·Bi ,進(jìn)位傳遞Pi=A

3、i+Bi , i=0,1,2,3。于是這各級(jí)進(jìn)位輸出，遞歸的展開(kāi)Ci，有：C0 = CinC1=G0 + P0·C0C2=G1 + P1·C1 = G1 + P1·G0 + P1·P0 C0C3=G2 + P2·C2 = G2 + P2·G1 + P2·P1·G0 + P2·P1·P0·C0C4=G3 + P3·C3 = G3 + P3·G2 + P3·P2·G1 + P3·P2·P1·G0 + P3·P2

4、·P1·P0·C0 （1-3）Cout=C4 由此可以看出，各級(jí)的進(jìn)位彼此獨(dú)立產(chǎn)生，只與輸入數(shù)據(jù)Ai、Bi和Cin有關(guān)，將各級(jí)間的進(jìn)位級(jí)聯(lián)傳播給去掉了，因此減小了進(jìn)位產(chǎn)生的延遲。每個(gè)等式與只有三級(jí)延遲的電路對(duì)應(yīng)，第一級(jí)延遲對(duì)應(yīng)進(jìn)位產(chǎn)生信號(hào)和進(jìn)位傳遞信號(hào)，后兩級(jí)延遲對(duì)應(yīng)上面的積之和。實(shí)現(xiàn)上述邏輯表達(dá)式（1-3）的電路稱(chēng)為超前進(jìn)位部件（Carry Lookahead Unit），也稱(chēng)為CLA部件。通過(guò)這種進(jìn)位方式實(shí)現(xiàn)的加法器稱(chēng)為超前進(jìn)位加法器。因?yàn)楦鱾€(gè)進(jìn)位是并行產(chǎn)生的，所以是一種并行進(jìn)位加法器。 從公式（1-3）可知，更多位數(shù)的CLA部件只會(huì)增加邏輯門(mén)的輸入端個(gè)數(shù)，而

5、不會(huì)增加門(mén)的級(jí)數(shù)，因此，如果采用超前進(jìn)位方式實(shí)現(xiàn)更多位的加法器，從理論上講，門(mén)延遲不變。但是由于CLA部件中連線數(shù)量和輸入端個(gè)數(shù)的增多，使得電路中需要具有大驅(qū)動(dòng)信號(hào)和大扇入門(mén)，這會(huì)大大增加門(mén)的延遲，起不到提高電路性能的作用。因此更多位數(shù)的加法器可通過(guò)4位CLA部件和4位超前進(jìn)位加法器來(lái)實(shí)現(xiàn)，如圖2所示。將式（1-3）中進(jìn)位C4的邏輯方程改寫(xiě)為：C4=Gm0 + Pm0·C0 (1-4) C4表示4位加法器的進(jìn)位輸出，Pm0、Gm0分別表示4位加法器的進(jìn)位傳遞輸出和進(jìn)位產(chǎn)生輸出，分別為： Pm0 = P3·P2·P1·P0 Gm0 = G3 + P3

6、83;G2 + P3·P2·G1 + P3·P2·P1·G0 將式（1-4）應(yīng)用于4個(gè)4位先行進(jìn)位加法器，則有：C4=Gm0 + Pm0·C0 C8= Gm1 + Pm1·C4 = Gm1 + Pm1·Gm0 + Pm1·Pm0 C0C12= Gm2 + Pm2·C8 = Gm2 + Pm2·Gm1 + Pm2·Pm1·Gm0 + Pm2·Pm1·Pm0·C0C16=Gm3+Pm3·C12=Gm3+Pm3·Gm2+P

7、m3·Pm2·Gm1+Pm3·Pm2·Pm1·Gm0+Pm3·Pm2·Pm1·Pm0·C0 （1-5） 比較式（1-3）和式（1-5），可以看出這兩組進(jìn)位邏輯表達(dá)式是類(lèi)似的。不過(guò)式（1-3）表示的是組內(nèi)進(jìn)位，式（1-5）表示的是組間的進(jìn)位。實(shí)現(xiàn)邏輯方程組（1-5）的電路稱(chēng)為成組先行進(jìn)位部件。圖1a為所設(shè)計(jì)的32位超前進(jìn)位加法器的結(jié)構(gòu)框圖，該加法器采用三級(jí)超前進(jìn)位加法器設(shè)計(jì)，組內(nèi)和組間均采用超前進(jìn)位。由8個(gè)4位超前進(jìn)位加法器與3個(gè)BCLA部件構(gòu)成。圖1b為采用超前進(jìn)位和進(jìn)位選擇實(shí)現(xiàn)的32位先行進(jìn)位加法器結(jié)構(gòu)

8、圖。2、結(jié)構(gòu)框圖：（a） 32位超前進(jìn)位加法器結(jié)構(gòu)圖（b） 超前進(jìn)位+進(jìn)位選擇實(shí)現(xiàn)結(jié)構(gòu)圖1 32位先行進(jìn)位加法器結(jié)構(gòu)圖3、接口說(shuō)明：表1： 32位超前進(jìn)位加法器接口信號(hào)說(shuō)明表序號(hào)接口信號(hào)名稱(chēng)方向說(shuō)明備注1A31:0I輸入數(shù)據(jù)2B31:0I輸入數(shù)據(jù)3Result31:0O加法器結(jié)果4、4位超前進(jìn)位加法器的設(shè)計(jì)（4bits CLA）4.1 功能概述 產(chǎn)生進(jìn)位信號(hào)（如圖2a）、4位加法器的進(jìn)位傳遞信號(hào)Px以及4位加法器的進(jìn)位產(chǎn)生信號(hào)Gx。 Px = P3·P2·P1·P0 Gx = G3 + P3·G2 + P3·P2·G1 + P3

9、83;P2·P1·G04.2 結(jié)構(gòu)框圖（a） 4位超前進(jìn)位鏈（b） 4位超前進(jìn)位加法器圖2 4位CLA部件和4位超前進(jìn)位加法器5、設(shè)計(jì)電路源代碼（部分）/4bit carry lookahead unitmodule cla_4(p,g,c_in,c,gx,px);input3:0 p,g;input c_in;output4:1 c;output gx,px;assign c1 = p0&c_in | g0;assign c2 = p1&p0&c_in | p1&g0 | g1;assign c3 = p2&p1&p0&c_in | p2&p1&g0 | p2&g1 | g2;assign c4 =