基于CPLD和DSP的高速外部接口

1、基于CPLD和DSP的高速外部接口周遐1金瑞2鐘思佳3李瑞鋒4(昆明冶金高等專科學(xué)校自動(dòng)化與電力學(xué)院云南昆明650033)摘要：在了解CPLD(ComplexProgrammableLogicDevices)和DSP(digitalsignalprocessor)的基礎(chǔ)上，利用CPLD強(qiáng)大的邏輯功能和DSP的高速運(yùn)算能力，實(shí)現(xiàn)對外部接口的高速無縫連接，以提高DSP訪問外設(shè)的速率，充分發(fā)揮其高速運(yùn)算能力。關(guān)鍵詞：DSP;CPLD;TMS320C6201;QuartusII;接口BasedonCPLDandDSPhighspeedexteriorconnectionZhouXiaJinRuiZho

2、ngSi-jiaLIrui-feng(ThefacultyofAutomationandElectricpower,kunmingMetallurgycollege,Kunming,650033,China)Abstract:ThisarticleinunderstandsCPLDandintheDSPfoundation,UsingCPLDformidablelogicalfunctionandDSPhighspeedoperationalcapability,Realizationtoexteriorconnectionhighspeedseamlessconnection,Enhance

3、stheDSPvisitperipheralthespeed,displaysitshighspeedoperationalcapabilityfully.Keywords:DSPCPLDTMS320C6201QuartusIIConnection0引言DSP雖然在算法處理上功能很強(qiáng)大，但其控制功能是非常弱的；而CPLD本身并不具有內(nèi)部寄存器，雖然可以用CPLD的邏輯塊來實(shí)現(xiàn)寄存器，但是這將耗費(fèi)大量的CPLD資源。然而，CPLD的強(qiáng)項(xiàng)在于時(shí)序和邏輯控制。本文介紹的邏輯控制系統(tǒng)就是充分利用了DSP和CPLD的優(yōu)點(diǎn)，將多個(gè)A/D轉(zhuǎn)換單元通過CPLD映射到DSP的I/O地址空間，利用CPLD屏蔽A/

4、D轉(zhuǎn)換的初始化以及讀寫操作過程，使得DSP可以透過CPLD這個(gè)"黑匣子"快速、準(zhǔn)確地從外設(shè)中獲取數(shù)據(jù)。1 CLPD與DSP簡介1.1 CLPD簡介復(fù)雜可編程控制器件(CPLDComplexProgrammableLogicDevices)是隨著半導(dǎo)體工藝不斷完善、用戶對器件集成度要求不斷提高的形勢下所發(fā)展起來的產(chǎn)物。當(dāng)前CPLD的規(guī)模已從取代PAL和GAL的500門以下的芯片系列，發(fā)展到5000門以上，現(xiàn)有上百萬門的CPLD芯片系列。隨著工藝水平的提高，在增加器件容量的同時(shí)，為提高芯片的利用率和工作頻率，CPLD從內(nèi)部結(jié)構(gòu)上作了許多改進(jìn)，出現(xiàn)了多種不同的形式，功能更加齊全，

5、應(yīng)用不斷擴(kuò)展。CPLD是由三大部分組成的。一個(gè)二維的邏輯塊陣列，構(gòu)成了PLD器件的邏輯組成核心。輸入/輸出塊。連接邏輯塊的互連資源，連線資源由各種長度的連線線段組成，其中也有一些可編程的連接開關(guān)，它們用于邏輯塊之間、邏輯塊與輸入/輸出塊之間的連接。1.2 DSP簡介DSPs的速度較快，要求譯碼的速度也必須較快。利用小規(guī)模邏輯器件譯碼的方式已不能滿足DSP系統(tǒng)的要求。同時(shí)，DSP系統(tǒng)中經(jīng)常需要外部快速部件的配合，這些部件往往是專門的電路，可由可編程器件實(shí)現(xiàn)。CPLD的時(shí)序嚴(yán)格、速度較快、可編程性好，非常適1周遐(1959)，男，1982年畢業(yè)于云南大學(xué)，高級工程師副教授研究方向：電子技術(shù)、通信技

6、術(shù)IOdMElUrh紅色：連線資源T1*VfBIt相斗片胃舟W1F<AF1.1ED!ft中KI本行口安雷*會(huì)醴里.SiSkRAKtLTrrvED4中那卑打口匚日士口1CPI.'圖1典型的PLD的框圖合于實(shí)現(xiàn)譯碼和專門電路。本文的介紹的是美國司的TMS320C6201芯片。內(nèi)部包含三個(gè)主要部分TMS320C6201的硬件體系結(jié)構(gòu)。圖2TMS320C6201的硬件體系結(jié)構(gòu)TI（TexasInstrument,德州儀器，簡稱TI）公:CPU、存儲器和輔助資源。圖給出了2設(shè)計(jì)原理設(shè)計(jì)思路首先構(gòu)建系統(tǒng)框架如圖3所示：TH6BI；EJ.1JFBusDrtwtfFLASHI,I_II.Ifif

7、iOEMIFccMUMKtf<ZJAL2QJ2T）Bl.L圖3系統(tǒng)框袈由圖可以看見，在DSP上連接了若干外設(shè)，只要知道外設(shè)的地址，通過地址映射的方法，DSP可以方便的訪問這些外設(shè)。以下為MAP1方式下的DSP內(nèi)存映象圖，未列的空間為沒有定義。起始地址#長度用途備注0x0000,0000#10000內(nèi)部程序存貯器（IPM）64KB0x0040,0000#80000SBSRAM512KB0x140,0000#0x200000FLASH2MB0x160,0000#0x80000控制寄存器定義0x168,0000#0x80000為用戶保留的異步接口空間UCE1#0x170,0000#0x1000

8、雙口RAMt義0x178,0000#0x20RS422控制寄存器定義0x200,0000#0x1000000SDRAM116MB0x300,0000#0x1000000SDRAM216MB0x8000,0000#0x10000內(nèi)部數(shù)據(jù)存貯器（IDM）64KB當(dāng)片內(nèi)的RAM容量不能滿足系統(tǒng)的程序/數(shù)據(jù)空間要求時(shí)，用戶必須在片外進(jìn)行存儲器擴(kuò)展，這就需要利用外存儲器接口（EMIF）。實(shí)際上，DSP內(nèi)部各個(gè)模塊與片外的存儲器打交道時(shí)，都必須通過EMIF的控制。EMIF支持的存儲器包括：同步突發(fā)靜態(tài)RAM（SBSRAM）;同步動(dòng)態(tài)RAM（SDRAM）;異步器件（包括異步SRAM,ROM和FIFO等，EM

9、IF為它們提供了高度可編程的接口時(shí)序，以滿足不同的需求）；外部共享存儲空間的器件。需要強(qiáng)調(diào)的是，C6000用的EMIF第一次對這些存儲器提供了無縫接口（gluelessintederface）能力，這給開發(fā)人員帶來了極大的方便。在C6000中，異步接口的每個(gè)讀/寫周期由三個(gè)階段構(gòu)成：建立，觸發(fā)，保持。建立：從存儲器訪問周期開始（片選、地址有效）到讀/寫有效之前。觸發(fā)：讀/寫信號從有效到無效。保持：從讀/寫信號無效到該訪問周期結(jié)束。CEx空間控制寄存器對于讀和寫操作的這三個(gè)階段的時(shí)間是可以進(jìn)行獨(dú)立的設(shè)置的。需要注意的是，建立時(shí)間和保持時(shí)間可設(shè)置的最小值是l（單位是CPU時(shí)鐘周期），如果用戶設(shè)置為

10、O,系統(tǒng)將當(dāng)作1看待。保持時(shí)間可以設(shè)置為0。另外，不論是連續(xù)存取操作，還是單次存取，在存取第一個(gè)數(shù)時(shí)，EMIF會(huì)自動(dòng)維護(hù)最小的建立時(shí)間為2,即便是用戶將setuptime設(shè)為1;讀取最后一個(gè)數(shù)據(jù)后，CEx信號將在保持（7-holdtime）個(gè)時(shí)鐘周期后恢復(fù)為高；寫完最后一個(gè)數(shù)據(jù)后，CEx信號將在（3+holdtime）個(gè)時(shí)鐘周期為高，如果holdtime位設(shè)為0,CEx信號在4個(gè)時(shí)鐘周期后恢復(fù)為高。ROM接口設(shè)計(jì)在ASRAM設(shè)計(jì)中我們沒有用到/ARE和ARDY信號。其中地址空間信號實(shí)際是從CPLD映射過來的，并非DSP內(nèi)部自行運(yùn)算得到的。ROM接口設(shè)計(jì)：ROM在接口時(shí)序上，與ASRAM基本沒什

11、么不同。它的特殊性有兩個(gè)，一是只有讀操作，二是空間配置有所講究。C6000EMIF的異步接口支持8bit/16bitROM存取。當(dāng)從這些所謂“窄存儲器空間”讀取數(shù)據(jù)時(shí)，EMIF會(huì)自動(dòng)將多次讀的數(shù)據(jù)合成一個(gè)32bit值EMIF在這種情形下工作時(shí)：不管存取的存儲器的寬度怎樣，每次讀始終是按32bit進(jìn)行的。輸出的地址會(huì)自動(dòng)進(jìn)行移位，這保證了在對窄存儲器存取操作時(shí)提供正確的地址。對16bitROM,地址自動(dòng)左移一位，對8bitROM,地址自動(dòng)移兩位。移出的高位地址被舍棄。EMIF總是先讀取較低地址的數(shù)據(jù)，將其排在LSB,再讀取下一個(gè)數(shù)據(jù)，依次放在較高的字節(jié)位置。這意味著，不論用戶將芯片的LENDLA

12、N位設(shè)置為何值，ROM中數(shù)據(jù)的存放必須是littleendian的。在ROM的設(shè)計(jì)中：第一，沒有用到寫信號；第二，雖然是8bit/16bitROM,仍然是EA2（EMIF-側(cè)）與A0（ROM-側(cè)）相連；第三，ROM的片選信號CS很明確地是與CE1相連。這是因?yàn)镃6201的4個(gè)外部存儲空間CE0-CE3中，只有CE1可以與8bit/16bit的“窄存儲器”接口：需要用到ROMboot時(shí)，ROM是必須配置在CE1空間的。圖4SRAM接口關(guān)系框圖圖5LASH存儲器接口關(guān)系框圖FLASH存儲器接口設(shè)計(jì)一般來說，閃存的讀操作與先寫入的ASPAM是完全相同的，只是寫操作相對而言要復(fù)雜些，原因在于閃存寫入時(shí)

13、，需要先寫入一串命令字序列。但從接口設(shè)計(jì)的角度而言，閃存與前面的ASRAM/ROM在接口設(shè)計(jì)上基本一致，并沒有什么特殊的地方。關(guān)鍵是在應(yīng)用時(shí)需要根據(jù)具體芯片的要求，在軟件上配合完成寫操作。Flash型存儲器的寫操作由清“0置”前編程操作構(gòu)成，清“解口置”1操作按扇區(qū)（一塊存儲區(qū)）。本文提到的FLASH存儲器的起始地址為0x140,0000,長度為0x200000,當(dāng)?shù)刂酚成涞狡渲械膮^(qū)間時(shí)，DSP訪問FLASHoRS422是一個(gè)接口電路，通過提供平衡電路來改進(jìn)接口電氣特性，通過傳輸線驅(qū)動(dòng)器將邏輯電平變?yōu)殡娢徊睿瑢?shí)現(xiàn)信息傳送。通過傳輸線接收器將電位差變?yōu)檫壿嬰娖?，?shí)現(xiàn)信息接收。因而可以支持較高的傳

14、輸速率和較長的傳輸距離，在最大傳輸率10Mb/s的情況下，電纜允許長度為120m；如果采用低傳輸率，如90kb/s時(shí)，最大距離可達(dá)1200m。UCE1（為用戶保留的異步接口空間）的起始地址為0x168,0000,長度為0x80000。保留一定的異步接口空間不是必須的，但是對用戶來說是非常方便的，用戶可以根據(jù)自己的需求自主的來定義這部分空間。3利用QuartusII進(jìn)行仿真測試與結(jié)果分析連接接口仿真波形：mij.iHOLDACE1SEB=_DGSEB-DDmADIXAJOBUCHI國EA1LOOOOOODOODODOaOOOn_n_n_n_n.圖6連接接口仿真波形圖從仿真結(jié)果中可以看出AEB_D

15、G和AEB_DDIR的傳遞延遲大約為10ns。為看清系統(tǒng)是否有芯片感應(yīng)時(shí)間引起的延遲，所以在測試中引入HOLDA在40ns-45ns時(shí)為0,由仿真結(jié)果可以看到?jīng)]有明顯的芯片感應(yīng)時(shí)間引起的延遲。在AEB_DDIR的后段見到了一些不正確的尖峰信號，這些尖峰信號稱為“毛刺”。如果一個(gè)組合邏輯電路中有“毛刺”出現(xiàn)，就說明該電路存在“冒險(xiǎn)”。所以要消除競爭冒險(xiǎn)的發(fā)生條件，避免毛刺的產(chǎn)生。毛刺并不是對所有的輸入都有危害，例如D觸發(fā)器的D輸入端，只要毛刺不出現(xiàn)在時(shí)鐘的上升沿并且滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對系統(tǒng)造成危害，因此可以說D觸發(fā)器的D輸入端對毛刺不敏感。根據(jù)這個(gè)特性，應(yīng)當(dāng)在系統(tǒng)中盡可能采用同步電

16、路，這是因?yàn)橥诫娐沸盘柕淖兓及l(fā)生在時(shí)鐘沿，只要毛刺不出現(xiàn)在時(shí)鐘的沿口并且不滿足數(shù)據(jù)的建立和保持時(shí)間，就不會(huì)對系統(tǒng)造成危害。（由于毛刺很短，多為幾納秒，基本上都不可能滿足數(shù)據(jù)的建立和保持時(shí)間）所以該處可以在AEB_DDI蝴出信號前連接一個(gè)或一組D觸發(fā)器，利用D觸發(fā)器的D輸入端對毛刺信號不敏感的特點(diǎn)，在AEB_DDIR輸出信號的保持時(shí)間內(nèi)，用觸發(fā)器讀取組合邏輯的AEB_DDIF輸出信號，這種方法類似于將異步電路轉(zhuǎn)化為同步電路。接口測試仿真波形一：從仿真結(jié)果看到，當(dāng)?shù)刂酚成錇?40,0000時(shí)，DSP訪問外設(shè)Flash,與設(shè)計(jì)要求一致，同時(shí)FL_CE1、FL_OE和FL_WE的延遲大約為9ns,

17、是內(nèi)部傳遞的時(shí)間延遲，沒有芯片區(qū)應(yīng)時(shí)間引起的延遲。CdK(>U沌；Bm.oU.|E3WaKUK£3»SBJhr迫Al口國haj陋ffi在必DlDHEELST1MCJDn5E£_lSrar.ciiXI.CEOIJ1又曲FL«UWFEJJEt般E圖7接口測試仿真波形一圖圖8接口測試仿真波形二圖接口測試仿真波形二：從仿真結(jié)果看到，當(dāng)?shù)刂酚成錇?78,0000時(shí)，DSP訪問外設(shè)rs422,與設(shè)計(jì)要求一致，TL550_CS的延遲大約為13ns,TL550_RD的延遲大約為10ns,TL550_WR勺延遲大約為8ns。其中各信號延遲時(shí)間的不同，是因?yàn)槲覀儫o法保

18、證電路中連線的長度一樣長，信號到達(dá)邏輯門的時(shí)間一致，所以產(chǎn)生了不同的時(shí)延。此外，從結(jié)果中看出沒有產(chǎn)生因芯片感應(yīng)時(shí)間引起的延遲。4結(jié)束語從上面的仿真波形可以看出經(jīng)過CPLD的邏輯編程控制，DSP在訪問各個(gè)外部接口時(shí)并沒有出現(xiàn)各個(gè)通路相互干擾的問題，且沒有較大的時(shí)延和芯片引起的傳遞延遲。通過CPLD的邏輯編程，大大增強(qiáng)了DSP訪問外圍設(shè)備的能力，且提高了資源利用率。使得CPLD和DSP都充分發(fā)揮了各自的優(yōu)點(diǎn)。DSP雖然在算法處理上功能很強(qiáng)大，但其控制功能是非常弱的；而CPLD本身并不具有內(nèi)部寄存器，雖然可以用CPLD的邏輯塊來實(shí)現(xiàn)寄存器，但是這將耗費(fèi)大量的CPLD資源。然而，CPLD的強(qiáng)項(xiàng)在于時(shí)序和邏輯控制。從結(jié)果可以看到其時(shí)間延遲多為10ns左右，符合時(shí)序邏輯，可以說本次設(shè)計(jì)達(dá)到了預(yù)期的效果，充分發(fā)揮了CPLD和DSP各自的優(yōu)點(diǎn)?；贒SP技術(shù)和CPLD應(yīng)用的廣泛性，本文介紹的利用CPLD來擴(kuò)展DSP對外設(shè)的訪問能力只是其基礎(chǔ)。DSP的應(yīng)用已經(jīng)涵蓋了工業(yè)、通信、娛樂、個(gè)人醫(yī)療、教育、環(huán)境控制、安全等領(lǐng)域。其中TMS320C6201芯片是TI公司生產(chǎn)的TMS320系列產(chǎn)品中新一代高性能DSP芯片，該芯片已經(jīng)在電子測量、測控、圖象、雷達(dá)、聲納、和軟件無線電等領(lǐng)域得到了廣泛運(yùn)用。而在這些運(yùn)用中，DSP芯片都需要連接外設(shè)，此時(shí)就需要利用CPLD的邏輯控制能力來減輕DSP芯片的