數(shù)字電子技術教學指導

1、數(shù)字電子技術教學指導數(shù)字電子技術是電氣、信息、通信類專業(yè)的一門專業(yè)基礎課，它是研究各種半導體器件的性能、電路及其應用的學科。通過本課程學習,可使學生獲得數(shù)字電子技術方面的基本概念、基本知識和基本技能，可以培養(yǎng)學生對數(shù)字電路的分析與設計的能力，為后續(xù)課程的學習及今后的實際工作打下良好的基礎。本課程的先行課程有：電路模擬電子技術等，后續(xù)課程有：計算機原理及應用、單片機原理及應用、計算機控制技術等。本數(shù)字電子技術教學指導可供學生學習和教師輔導之用，懇請教師和同學們在使用過程中提出寶貴意見與建議。第一章 邏輯代數(shù)基礎【本章教學目的和要求】本章主要介紹分析數(shù)字電路邏輯功能的數(shù)學方法。通過本章學習， 了解

2、各種編碼，掌握各種進制及其相互轉換，熟練掌握邏輯代數(shù)的各種運算公式和定理以及邏輯函數(shù)的公式法和卡諾圖法兩種化簡方法。理解約束項、任意項、無關項的概念，掌握無關項在化簡邏輯函數(shù)中的應用。為后續(xù)章節(jié)的學習打下良好的基礎。【教學內容】1.1 概述1.1.1 數(shù)字量和模擬量模擬信號：指幅值和時間都連續(xù)。數(shù)字信號：時間和幅值上都離散。 數(shù)制和碼制 一 數(shù)制數(shù)字電路中常用的數(shù)制有：十進制、二進制、八進制和十六進制。任意進制（N進制）數(shù)展開式的普遍形式為：，其中N成為計數(shù)的基數(shù)，ki為第i位的系數(shù)，稱為第i位的權。二 數(shù)制間的相互轉換常用的數(shù)制轉換有二十進制、八十進制、十六十進制、二八十六進制間的轉換。在轉

3、換中常用的方法有按權展開法、基數(shù)除/乘法和直接轉換法。三 碼制若干位二進制數(shù)按一定的組合方式組合起來以表示數(shù)值和字符等信息，即為編碼。而在編碼時需遵循的一定規(guī)則即為碼制。著重掌握8421 BCD碼，它是用4位二進制碼來表示一位十進制數(shù)的一種方法，從左到右每位的權依次為8，4，2，1。1.2 邏輯代數(shù)中的三種基本運算一基本邏輯運算與運算（也稱邏輯乘或邏輯積）運算規(guī)律：“有0為0，全1為1”。運算符記為“.”或“×”或“”，有時可略去。邏輯表達式為：或運算（也稱邏輯加或邏輯和）運算規(guī)律：“有1為1，全0為0”。運算符記為“”或“”。邏輯表達式為： 非運算（也稱邏輯反或邏輯否定）運算特點：

4、若A為1，則為0；若A為0，則為1。邏輯表達式為：二其他邏輯運算（1）與非邏輯運算 ： （2）或非邏輯運算： （3）異或邏輯運算：FAB（4）同或邏輯運算：F=AB=（5）與或非邏輯運算：13 邏輯代數(shù)的基本公式和常用公式 基本公式基本定律與或非A·0=0A·1=AA·A=AA·=0A+0=AA+1=1A+A=AA+=1結合律（A·B）·C=A·（B·C） （A+B）+C= A+（B+C）交換律A·B= B·A A+B= B+A分配律A·（B+C）=AB+AC A+ B·C=

5、（A+B）·（A+C）摩根定律（反演律） 若干常用公式 吸收律推論：A(A+B)=A 1.4 邏輯代數(shù)的基本定理 代入定理代入定理：任何一個包含變量A的邏輯等式中，若以另外一個邏輯式代人式中所有A的位置則等式仍然成立。 反演定理運用反演準則求時，需遵循兩個原則：仍需遵守“先括號、然后乘、最后加”的運算優(yōu)先次序。不屬于單個變量上的反號應保留不變。 對偶定理對偶定理：若兩邏輯式相等，則它們的對偶式也相等。注意對偶定理和反演定理的區(qū)別。1.5 邏輯函數(shù)及其表示方法 邏輯函數(shù)邏輯代數(shù)的邏輯變量只有0和1，這里0和1不代表數(shù)量的大小，而是代表兩種不同的邏輯狀態(tài)。邏輯函數(shù)兩個特點：邏輯函數(shù)中的變

6、量只有0和1兩種取值；邏輯函數(shù)中的變量之間的運算關系只能是與、或、非三種邏輯關系的組合。1.5.2 邏輯函數(shù)的表示方法四種表示方法：邏輯真值表（簡稱真值表）、邏輯函數(shù)式（邏輯式或函數(shù)式）、邏輯圖和卡諾圖。掌握四種表示方法之間的相互轉換。1.5.3 邏輯函數(shù)的兩種標準形式掌握最小項和最大項的概念，利用將邏輯函數(shù)表示為最小項之和形式。在n變量邏輯函數(shù)中，若m為包含n個因子的乘積項，而且這n個變量均以原變量或反變量的形式在m中出現(xiàn)且出現(xiàn)一次，則稱m為該組變量的最小項。n變量的最小項個數(shù)為。輸入變量的每一組取值都使一個對應的最小項的值等于1，最小項取值對應的十進制數(shù)即為最小項的編號。1.6 邏輯函數(shù)的

7、公式化簡法1.6.1 邏輯函數(shù)的最簡形式最簡與或式的要求：（1）表達式中乘積項（與項）個數(shù)最少；（2）每個乘積項中變量個數(shù)最少。 常用的化簡方法邏輯函數(shù)化簡的方法有公式化簡法（代數(shù)法）和卡諾圖法（圖解法）。公式化簡法是運用邏輯代數(shù)的基本定律和準則化簡邏輯函數(shù)。常用的方法有：并項法、吸收法、消項法、消因子法和配項法。公式化簡法化簡靈活，沒有固定步驟，需要熟練掌握邏輯代數(shù)的基本定律和準則。1.7 邏輯函數(shù)的卡諾圖化簡法 邏輯函數(shù)的卡諾圖表示法一 卡諾圖將n變量的全部最小項各用一個小方塊表示，并且將邏輯相鄰（兩個最小項僅有一個因子不同）的最小項放在相鄰的幾何位置上，所得到的圖形就是n變量的卡諾圖。掌

8、握雙變量、三變量和四變量的卡諾圖的畫法。二 用卡諾圖表示邏輯函數(shù)用卡諾圖表示邏輯函數(shù)：先將邏輯函數(shù)化為最小項表達式，畫出n變量卡諾圖，將表達式出現(xiàn)的項填入相應的表格中，未出現(xiàn)的項略去不填。 用卡諾圖化簡邏輯函數(shù)一 利用卡諾圖化簡的基本原理卡諾圖化簡邏輯函數(shù)的基本原理是公式如果有個最小項邏輯相鄰，并排列成一個矩形圈則它們可以合并為一項，并消去n對因子。合并后的結果中僅包含公共因子。二卡諾圖化簡法的步驟：將函數(shù)化為最小項之和的形式。畫出表示該邏輯函數(shù)的卡諾圖。找出可以合并的最小項畫圈（個數(shù)滿足），合并方法：保留相鄰項中相同的因子，舍棄不同的因子。將合并結果相加，即得最簡與或表達式。三 化簡時，需要

9、注意的問題：能大則大每個圈包含的最小項個數(shù)越多越好（但個數(shù)滿足個）；能少則少圈的數(shù)目越少越好；重復有新每圈至少包含一個其他圈所未包含的最小項；一個不漏不能漏掉任何一個最小項。1.8 含有無關項的邏輯函數(shù)的卡諾圖化簡法在實際的問題中， 有些變量會受到實際邏輯問題的限制，使某些取值不可能出現(xiàn)，或者對結果沒有影響，這些變量的取值所對應的最小項稱為無關項或任意項。無關項的在函數(shù)式中的存在可有可無，可以認為是"1"，也可以認為是"0"。所以在卡諾圖或真值表中用×或來表示?；喎椒ǎ?對于含有約束項的邏輯函數(shù)的化簡， 如果它對函數(shù)化簡有利，則認為它是&qu

10、ot;1"；反之，則認為它是"0"。原則：使得到的相鄰最小項矩形圈最大、圈的數(shù)目最少。 【教學中應注意及要求學生重點掌握的問題】在本章教學中，應重點掌握邏輯代數(shù)的基本公式和常用公式；邏輯代數(shù)的基本定理；邏輯函數(shù)的各種表示方法及相互轉換；邏輯函數(shù)的化簡方法；約束項、任意項、無關項的概念及無關項在化簡邏輯函數(shù)中的應用。為后續(xù)章節(jié)的學習打下良好的基礎。第二章 門電路【本章教學目的和要求】通過本章的學習，了解二極管和晶體管的開關特性；掌握數(shù)字電路中最基本的邏輯門電路；了解TTL和CMOS集成電路，及其主要參數(shù)和特性曲線；了解集成電路在實際使用中注意的問題。【教學內容】2.

11、1 概述正邏輯：高電位對應“1”；低電位對應“0”。負邏輯：高電位對應“0”；低電位對應“1”。2.2 半導體二極管和三極管的開關特性2.2.1 二極管的開關特性一個PN結，具有單向導電性。正向導通壓降：硅管0.7V，鍺管0.3V；理想狀態(tài)下認為正向導通壓降為0。2.2.2 晶體管的開關特性晶體管工作在截止狀態(tài)，相當于開關斷開，be、ce均斷開；晶體管工作在飽和導通狀態(tài)，相當于開關閉合，be間導通壓降硅管0.7V，be間導通壓降0.3V，理想狀態(tài)均為0。2.3 最簡單的與、或、非門電路有二極管與門電路、二極管或門電路和晶體管非門電路。這些電路結構簡單，但不常用。原因時，在使用中會發(fā)生電平偏移，

12、級數(shù)越多偏移越大，誤差也越大，故可靠性不高。2.4 TTL門電路根據集成度分為：SSI(100個門以下)、MSI(1001000個門)、LSI(1000010000個門)、VLSI(10000個門以上)。2.4.1 TTL反相器的電路結構和工作原理TTL門：三極管三極管邏輯電路，是雙極型集成電路的典型代表。一電路結構由輸入級、倒相級和輸出級三部分組成。二工作原理輸出級的工作特點：穩(wěn)定狀態(tài)下，T4、 T5總是一個導通而另一個截止，故也稱為推拉式電路。三電壓傳輸特性曲線特性曲線分為截止區(qū)、線性區(qū)、轉折區(qū)和飽和區(qū)四部分，轉折電壓（也稱為閾值電壓）VTH1.4V。四相關參數(shù)VOH：輸出高電平（門截止，

13、輸入為0，輸出為1）VOL：輸出低電平（門導通，輸入為1，輸出為0）VTH：轉折電壓或閾值電壓（VTH1.4V）VOH(min)：輸出高電平下限值（標準高電平VSH）VIL(max)：輸入低電平上限值（關門電壓VOFF）VOL(max)：輸出低電平上限值（標準低電平VSL）VIH(min)：輸入高電平下限值（開門電壓VON）輸入端噪聲容限：11VoVI1）單獨的門：輸入為高電平的噪聲容限為：VNHVIHVIH(min)輸入為低電平的噪聲容限為：VNLVIL(max)VIL2）對于門： 輸入為高電平的噪聲容限為：VNHVOH(min)VIH(min)輸入為低電平的噪聲容限為：VNLVIL(max

14、)VOL(max) TTL反相器的靜態(tài)輸入、輸出及輸入端負載特性一輸入特性曲線輸入特性：輸入電流隨輸入電壓變化的特性。僅考慮輸入信號是高電平和低電平，輸入電壓介于高低電平之間的情況比較復雜，不作分析。二 輸出特性曲線輸出特性曲線：輸出電壓隨負載電流變化的曲線。分為高電平輸出特性曲線和低電平輸出特性曲線。注意一個概念，扇出系數(shù)：74系列反相器可驅動同類型反相器的最大數(shù)目。三輸入端負載特性曲線輸入端負載特性曲線：輸入電壓隨輸入端負載變化的曲線?？偨Y：本節(jié)的相關參數(shù)：IIL：低電平輸入電流IIs：輸入短路電流IIH：高電平輸入電流扇出系數(shù)N：ROFF：關門電阻RON：開門電阻 其它類型的TTL門電路

15、一其他邏輯功能的門電路 1TTL與非門由三部分組成：多發(fā)射極構成的輸入與邏輯，反相器和推挽式輸出電路，了解工作原理。2或非門3與或非門二 集電極開路（OC）門將普通TTL門電路的輸出級改為集電極開路的三極管結構即為OC門。OC門的符號是在普通門的符號上加或（打斜杠）。OC門可以實現(xiàn)線與功能，使用時輸出端要外接一負載電阻和電源。三 三態(tài)門三態(tài)指的是高電平、低電平和高阻態(tài)。高阻態(tài)時，輸出端懸空，其電壓值可浮動在05V的任意值。三態(tài)門是在普通門電路的基礎上附加控制電路構成的，其控制端可以高電平有效，也可以低電平有效。三態(tài)門可以作為TTL電路與總線間的接口電路，也可實現(xiàn)信息的雙向傳輸。2.6 CMOS

16、門電路將NMOS管和PMOS管同時制造在一塊晶片上的所謂互補器件，簡稱CMOS電路。MOS管作為開關器件，工作在截止區(qū)和飽和區(qū)。 CMOS反相器的工作原理一 電路結構及工作原理T1為增強型PMOS，T2為增強型NMOS。工作時，T1、T2總是一個導通而另一個截止，即所謂互補狀態(tài)。二 電壓、電流傳輸特性曲線電壓傳輸特性曲線分為：截止區(qū)、轉折區(qū)和飽和區(qū)三部分，閾值電壓。電流傳輸特性曲線中BC段電流最大， CMOS器件不能長期工作在BC段，防止因功耗過大而損壞器件。三 輸入端噪聲容限VNHVOHVIH(min)VNLVIL(max)VOL CMOS反相器的靜態(tài)輸入特性和輸出特性一 輸入端保護措施和輸

17、入特性當0VI VDD時，保護電路不起作用。當VI VDDVDF或VIVDF時，VI被鉗位，從而保證加到C1、C2上的電壓不會超過允許的耐壓極限。二 輸出特性曲線輸出特性曲線：輸出電壓隨負載電流變化的曲線。分為高電平輸出特性曲線和低電平輸出特性曲線。 其它類型的CMOS門電路一、CMOS與非門和或非門與非門：NMOS串，PMOS并；或非門：NMOS并，PMOS串。二、帶緩沖級的CMOS與非門和或非門即在門電路的每個輸入端和輸出端各增設一級反相器（緩沖器）。優(yōu)點：輸出電阻RO不再受輸入狀態(tài)影響；輸出的高低電平不受輸入端數(shù)目的影響。三、CMOS OD門即漏極開路門電路，與TTL門電路中的OC門類似

18、。四、CMOS傳輸門可用作模擬開關，用來傳輸連續(xù)變化的模擬電壓信號。五、CMOS三態(tài)門三態(tài)門是在普通門電路的基礎上附加控制電路構成的，其控制端可以高電平有效，也可以低電平有效。三態(tài)門可以作為基本電路與總線間的接口電路，也可實現(xiàn)信息的雙向傳輸。要求：（1）CMOS門電路的連接規(guī)律；（2）學會分析電路結構。 CMOS門電路的特點及正確使用一 電路特點（與TTL電路比較看）1、 工作速度比TTL電路低；2、 帶負載能力比TTL電路強；3、 電源電壓允許范圍較大，約318V，抗干擾能力比TTL電路強；4、 功耗比TTL電路小得多，只有幾個w，中規(guī)模也不會超過100w；5、 集成度比TTL電路高；6、

19、適合特殊環(huán)境下工作。二 正確使用易受靜電感應擊穿1、使用和存放時應注意靜電屏蔽；2、焊接時電烙鐵應接地良好；3、CMOS多余端不能懸空?！窘虒W中應注意及要求學生重點掌握的問題】在本章教學中，應重點掌握半導體二極管和三極管（包括雙極型和MOS型）開關狀態(tài)下的等效電路和外特性；TTL的外特性及其應用；CMOS電路的外特性及其應用。第三章 組合邏輯電路【本章教學目的和要求】通過本章的學習，了解各種中規(guī)模組合邏輯電路的內部結構特點，競爭冒險現(xiàn)象及其成因，消除競爭冒險現(xiàn)象的方法。正確理解組合邏輯電路的結構和功能特點，掌握組合邏輯電路的分析方法和設計方法。掌握常用中規(guī)模集成的組合電路器件的應用?！窘虒W內容

20、】3.1 概述組合邏輯電路的特點：（1）功能特點：任一時刻的輸出狀態(tài)僅僅取決于同一時刻的輸入狀態(tài)，而與前一時刻的狀態(tài)無關。（2）結構特點：不包含記憶單元，即存儲單元。3.2 組合邏輯電路的分析方法與設計方法3.2.1 組合邏輯電路的分析分析就是給定電路的邏輯結構，找出相應的邏輯關系表達式，確定電路的邏輯功能。 歸納分析步驟如下： （1）根據給定電路的邏輯結構，從輸入到輸出逐級寫出每個門的輸入、輸出關系式； （2）將關系式依次代入，得到整個電路的邏輯關系表達式；（3）利用公式法或卡諾圖法化簡邏輯函數(shù)表達式（最簡與或表達式）。 （4）列真值表。（5）確定其邏輯功能。 3.2.2 組合邏輯電路的設計

21、設計就是已知邏輯功能或邏輯要求，設計實現(xiàn)該功能的最簡電路。設計步驟如下： （1）根據設計要求確定輸入、輸出變量的個數(shù), 并對它們進行邏輯賦值(即確定0和1代表的含義)。 （2）列出真值表。（3）根據真值表，求出邏輯函數(shù)表達式。 （4）化簡邏輯函數(shù)，并根據提供的邏輯電路類型，求出所需要的表達式形式。（5）畫出邏輯電路圖。通過半加器和全加器的設計舉例說明。 3.3 若干常用的組合邏輯電路3.3.1 編碼器編碼：用二進制代碼組合表示特定含義的輸入對象（例如文字、 數(shù)字、符號等）。而實現(xiàn)編碼操作的數(shù)字電路就是編碼器。一 二進制編碼器實現(xiàn)二進制編碼的邏輯電路為二進制編碼器。輸入信號端數(shù)，對應的輸出端數(shù)為

22、n，也稱線n線編碼器。二 優(yōu)先編碼器74LS148為集成的優(yōu)先編碼器，既每次允許多個信號同時輸入，但只對優(yōu)先級別最高的進行編碼。它也為8線3線編碼器。8個輸入信號，優(yōu)先級最高，最低。內部邏輯圖和引腳圖見圖3.3.3，表3.3.2 為其真值表。 三 二十進制編碼器二十進制編碼器的輸入端數(shù)為10，輸出端數(shù)為4，編碼10101111為偽碼，不允許出現(xiàn)。74LS147為集成的二十進制編碼器，內部邏輯圖和引腳圖見圖3.3.5，表3.3.3 為其真值表。 3.3.2 譯碼器譯碼：編碼的逆過程，即把代碼的特定含義“翻譯”為一個高、低電平的輸出信號。而實現(xiàn)譯碼操作的數(shù)字電路稱為譯碼器。一. 二進制譯碼器輸入信

23、號端數(shù)n，對應的輸出端數(shù)為，也稱為n線線譯碼器。以3線8線譯碼器74LS138為例，從功能表3.3.5可以看到3個輸入每對應一種組合，只有一個輸出為0，其余全為1。、為選通信號，=1且=1時譯碼器工作；其他情況，譯碼器禁止工作。據功能表寫出輸出的函數(shù)表達式： 這種譯碼器也叫做最小項譯碼器。二二十進制譯碼器74LS42為集成的二十進制譯碼器，二十進制譯碼器的輸入端數(shù)為4，輸出端數(shù)為10，輸入10101111為偽碼，譯碼器拒絕“翻譯”。內部邏輯圖見圖3.3.10，表3.3.6 為其真值表。 三 顯示譯碼器以LED七段顯示器為例，它分為七段，每段都是一個發(fā)光二極管（LED），有共陽極和共陰極兩種接法

24、。七段顯示器為了顯示BCD碼，需用顯示譯碼器將代碼譯成數(shù)碼管所需的驅動信號。74LS48為集成顯示譯碼器（BCD七段顯示譯碼器）。3.3.3 數(shù)據選擇器在數(shù)字信號的傳輸過程中，如果從多路輸入選擇一路輸出，這種多路開關稱為數(shù)據選擇器。一數(shù)據選擇器的工作原理以雙4選1數(shù)據選擇器74LS153為例，其中一路4選1數(shù)據選擇器的輸出邏輯表示式為：二用數(shù)據選擇器設計組合邏輯電路思路：定義、輸出表達式邏輯函數(shù)步驟：（1）寫出數(shù)據選擇器的輸出表達式；（2）將邏輯函數(shù)向表達式靠（出現(xiàn)的項乘以1，未出現(xiàn)的項乘以0，未出現(xiàn)的變量保留）；（3）給出數(shù)據端的數(shù)值；（4）畫出數(shù)據選擇器的接線圖。注：如果數(shù)據選擇器有使能端

25、，注意其接法。3.3.4 加法器一. 1位加法器1半加器半加器是只考慮兩個加數(shù)本身， 而不考慮來自低位進位的邏輯電路。2全加器全加器是完成兩個二進制數(shù)和相鄰低位的進位相加的邏輯電路。二多位加法器依次將低位全加器進位輸出端CO接到高位全加器的進位輸入端CI，就組成了多位串行進位加法器，或稱逐位進位加法器。這種加法器相加的二進制位數(shù)越多，則進位轉換時間越長，加法器速度也就越慢。 三 用加法器設計組合邏輯電路1、邏輯函數(shù)能化成輸入變量與常量相加，則可用加法器實現(xiàn)； 2、邏輯函數(shù)能化成輸入變量與另一組輸入變量相加，也可用加法器實現(xiàn)。 數(shù)值比較器比較器就是比較兩個數(shù)碼大小的邏輯電路稱為數(shù)碼比較器，簡稱比

26、較器。有一位比較器和多位比較器兩種。多位比較器比較的原則：先從高位比起，高位大的數(shù)值一定大。若高位相等，則再比較低位數(shù)，最終結果由低位的比較結果決定?！窘虒W中應注意及要求學生重點掌握的問題】在本章教學中，應注意組合邏輯電路的特點；重點掌握組合邏輯電路的分析和設計方法；掌握常用中規(guī)模集成組合電路器件及其應用。第四章 觸發(fā)器【本章教學目的和要求】通過本章的學習，了解各種觸發(fā)器的內部結構及動作特點，正確理解基本RS觸發(fā)器、同步觸發(fā)器、邊沿觸發(fā)器等各種觸發(fā)器的電路結構和邏輯功能特點。掌握各種觸發(fā)器的電路結構和工作原理，熟練掌握邊沿觸發(fā)器的動作特點和各種邊沿觸發(fā)器的特性防城和邏輯功能?！窘虒W內容】4.1

27、 概述觸發(fā)器（Flip Flop，簡寫為FF）是一能夠存儲一位二值信號的基本單元電路。基本特點：（1） 具有兩個能自行保持的穩(wěn)定狀態(tài)，即有兩個穩(wěn)定狀態(tài)0、1。（2） 可以置1或0狀態(tài)4.2 觸發(fā)器的電路結構與動作特點4.2.1 基本RS觸發(fā)器的電路結構與動作特點一. 電路結構與工作原理基本RS觸發(fā)器的電路形式有兩種：一種由兩個或非門交叉反饋組成，其邏輯圖及邏輯符號見圖4.2.1；另一種由兩個與非門交叉反饋組成，其邏輯圖及邏輯符號見圖4.2.2。和分別稱為直接置0端和直接置1端，前者輸入信號低電平有效，后者輸入信號高電平有效。二 動作特點在和的全部作用時間內，都能直接改變輸出端Q的狀態(tài)。4.2.

28、2 同步RS觸發(fā)器的電路結構與動作特點在基本RS觸發(fā)器的基礎上，引入了同步信號即時鐘信號CP，使觸發(fā)器只有在CP到達時才按輸入信號改變輸出狀態(tài)。邏輯圖及邏輯符號見圖4.2.4。在CP=0時，觸發(fā)器處于保持狀態(tài)。在CP=1的全部時間內，輸入信號的變化都將引起觸發(fā)器輸出狀態(tài)的變化。同步RS觸發(fā)器存在的問題：在CP=1期間，輸入端多次變化，會引起輸出狀態(tài)翻轉兩次或兩次以上。這種現(xiàn)象就是“空翻”現(xiàn)象，它會降低電路的抗干擾能力。 邊沿觸發(fā)器的電路結構與動作特點動作特點：觸發(fā)器的次態(tài)僅僅取決于CP信號的下降沿（或上升沿）到達時刻輸入信號的狀態(tài)，而在CP=1或CP=0期間，輸入端的任何變化都不影響輸出。邊沿

29、觸發(fā)器可靠性高，抗干擾能力強，應用很廣泛。4.3 觸發(fā)器的邏輯功能及其描述方法 觸發(fā)器按邏輯功能的分類觸發(fā)器的邏輯功能是指觸發(fā)器的次態(tài)和現(xiàn)態(tài)及輸入信號之間在穩(wěn)態(tài)下的邏輯關系。邏輯功能可采用特性表、特性方程、狀態(tài)轉換圖和波形圖（或稱時序圖）來描述。二 RS觸發(fā)器RS觸發(fā)器的特性表見表4.3.1，特性方程為：SR=0（約束條件）二 JK觸發(fā)器JK觸發(fā)器的特性表見表4.3.2，特性方程為：。三T觸發(fā)器T觸發(fā)器的特性表見表4.3.3，特性方程為：。四 D觸發(fā)器D觸發(fā)器特性表見表4.3.4，其特性方程為：。 觸發(fā)器的電路結構和邏輯功能的關系從上面的學習可知，觸發(fā)器按邏輯功能可以分為RS、JK、D、T等類

30、型；而按電路結構分，則有基本RS、同步RS、邊沿觸發(fā)器等類型。二者沒有固定的對應關系。不同邏輯功能的觸發(fā)器可以是同一電路結構，如都是邊沿觸發(fā)器；不同電路結構的觸發(fā)器可以是有相同的邏輯功能，如基本RS、同步RS有相同的特性表?！窘虒W中應注意及要求學生重點掌握的問題】在本章教學中，應重點掌握各種電路結構的觸發(fā)器所具有的動作特點；觸發(fā)器邏輯功能的分類和觸發(fā)器邏輯功能的描述方法。第五章 時序邏輯電路51 概述時序邏輯電路的特點：任意時刻的輸出不僅取決于該時刻的輸入，而且還與電路原來的狀態(tài)有關，具有記憶功能?？梢杂抿寗臃匠?、狀態(tài)方程和輸出方程全面描述一個時序電路的邏輯功能。按照存儲電路中觸發(fā)器狀態(tài)的變化

31、規(guī)律可將時序邏輯電路分為：同步時序電路和異步時序電路。5.2 時序邏輯電路的分析方法5.2.1 同步時序邏輯電路的分析方法分析步驟：（1）寫驅動方程。即為各個觸發(fā)器輸入信號的邏輯式。（2）確定狀態(tài)方程。即將各個觸發(fā)器的驅動方程代入相應觸發(fā)器的特性方程。（3）寫輸出方程。（4）列狀態(tài)轉換表。（5）畫狀態(tài)圖。（6）畫時序圖。 時序邏輯電路的狀態(tài)轉換表、狀態(tài)轉換圖和時序圖一 狀態(tài)轉換表狀態(tài)轉換表的列寫：把給定的電路初態(tài)（若沒有給定，則任意假設）代入該電路的狀態(tài)方程和輸出方程，得到電路的次態(tài)和輸出；以得到的次態(tài)作為新的初態(tài)，連同此時的輸入變量取值，再代入狀態(tài)方程和輸出方程，得到新的次態(tài)和輸出，直到將電

32、路中全部狀態(tài)轉換關系列成表格即可。二 狀態(tài)圖 狀態(tài)圖的畫法：以圓圈表示電路的各個狀態(tài)，以箭頭表示狀態(tài)的轉換方向，并在箭頭旁注明狀態(tài)轉換前的輸入變量取值和輸出值，即得到狀態(tài)圖。三時序圖時序圖：在一系列時鐘脈沖的作用下，電路的狀態(tài)和輸出隨時間變化的波形圖。5.3 若干常用的時序邏輯電路5.3.1 寄存器和移位寄存器用于暫存數(shù)碼的數(shù)字部件稱為寄存器。它是利用觸發(fā)器置0、置1和保持的功能，進行數(shù)碼的存放的。 一 寄存器寄存器由兩部分組成，一部分為具有記憶功能的觸發(fā)器，另一部分是由門電路組成的控制電路。現(xiàn)以集成4位數(shù)碼寄存器74LS175為例，邏輯圖見圖5.3.2。 實現(xiàn)的功能：（1）異步清零；（2）并

33、行數(shù)據輸入；（3）記憶保持；（4）并行輸出。二 移位寄存器移位寄存器不僅具有存儲代碼的功能，還有移位功能。圖5.3.4 是D觸發(fā)器組成的4位移位寄存器邏輯圖，可以分析經過4個CP信號以后，串行輸入的4位代碼全部移入移位寄存器，同時在輸出端并行輸出，若繼續(xù)經過4個CP信號后，4位代碼將從串行輸出端依次送出。74LS194為4位雙向移位集成寄存器，采用4個RS觸發(fā)器作為移位寄存單元，邏輯圖如圖5.3.7所示， 74LS194具有置0、保持、右移位、左移位及并行輸入數(shù)據的功能，功能表見表5.3.2。5.3.2 計數(shù)器按計數(shù)步長分為：二進制、十進制和任意進制計數(shù)器；按計數(shù)增減趨勢分為：加法計數(shù)器、減法

34、計數(shù)器和可逆計數(shù)器；按觸發(fā)器的CP脈沖分為：同步計數(shù)器和異步計數(shù)器；按計數(shù)器中數(shù)字的編碼方式分為：二進制計數(shù)器、二-十進制計數(shù)器、循環(huán)碼計數(shù)器等；按照計數(shù)容量可分為：十進制計數(shù)器、十六進制計數(shù)器、N進制計數(shù)器等。一 同步計數(shù)器1同步二進制計數(shù)器4位同步二進制計數(shù)器74161的邏輯圖見圖5.3.14，功能表見表5.3.4。這里要注意“同步”與“異步”的含義。單時鐘加/減同步二進制計數(shù)器74HC191的邏輯圖見圖5.3.17，功能表見表5.3.5。可以實現(xiàn)清零、置數(shù)、加/減計數(shù)功能。雙時鐘加/減同步二進制計數(shù)器74HC193的邏輯圖見圖5.3.19，可以實現(xiàn)清零、置數(shù)、加/減計數(shù)功能。2. 同步十

35、進制計數(shù)器4位同步十進制計數(shù)器74160的邏輯圖見圖5.3.22。160和161的管腳一樣，功能表一樣，不同的是160的進位端，當計數(shù)計至1001時，C=1。單時鐘加/減同步十進制計數(shù)器74HC190的邏輯圖見圖5.3.25，功能表和74HC191一樣。不同的是160的進位端，當計數(shù)計至1001時，C=1。二 異步計數(shù)器1. 異步二進制計數(shù)器計數(shù)器中各觸發(fā)器不是在同一個CP脈沖作用下翻轉到各自狀態(tài)，即為異步計數(shù)器。 由JK觸發(fā)器組成的二進制異步加法器原理圖見圖5.3.26，依次將觸發(fā)器Q端輸出加給下一個觸發(fā)器CP端，即可得到二進制異步加法器。由JK觸發(fā)器組成的二進制異步減法器原理圖見圖5.3.

36、28，依次將觸發(fā)器端輸出加給下一個觸發(fā)器CP端，即可得到二進制異步減法器。2 異步十進制計數(shù)器 異步十進制計數(shù)器是在異步二進制計數(shù)器的基礎上修改而成，典型電路見圖。三 任意進制計數(shù)器的構成方法已有N進制計數(shù)器，實現(xiàn)M進制計數(shù)器。 1. M<N的情況思路：保證有效循環(huán)中包含M個狀態(tài)方法：（1）置零法；（2）置數(shù)法圖為置零法和置數(shù)法的原理示意圖。置零法：從開始計數(shù)，在計到某個狀態(tài)時，下一個狀態(tài)回到。 若使用異步清零端，則用使有效，因為狀態(tài)僅在極短的瞬間出現(xiàn)，在穩(wěn)定的狀態(tài)循環(huán)中不包括狀態(tài)；若使用同步預置數(shù)控制端，則用使有效，且預先將置為0。置數(shù)法：通過給計數(shù)器重復置入某個數(shù)值的方法跳越（NM）

37、各狀態(tài)，從而獲得M進制計數(shù)器。適用于有預置數(shù)功能的計數(shù)器電路。2 M>N的情況(1) 時，可使用串行進位法和并行進位法。串行進位法：低位片的C接高位片的CP時鐘；并行進位法：低位片的C接高位片的ET、EP，兩片的CP時鐘同時輸入。（2）時，可使用整體置0或置數(shù)法。整體置0法步驟：a、先用多片已有計數(shù)器接成>M進制計數(shù)器； b、在計到某個狀態(tài)時，使（或）有效，使所有計數(shù)器清零。整體置數(shù)法和M<N時的置數(shù)法類似：a、 先用多片已有計數(shù)器接成>M進制計數(shù)器；b、 在選定某一狀態(tài)下譯出有效信號，同時使所有計數(shù)器置入適當數(shù)，跳過多余狀態(tài)，獲得M進制計數(shù)器。5.4 同步時序邏輯電路

38、的設計方法同步時序邏輯電路的設計步驟（1）設定狀態(tài)圖（2）確定觸發(fā)器類型（3）得出狀態(tài)卡諾圖（4）求出狀態(tài)方程和輸出方程（5）檢查能否自啟動（6）寫出驅動方程（7）畫出邏輯圖【教學中應注意及要求學生重點掌握的問題】在本章教學中，應重點掌握時序邏輯電路在電路結構和邏輯功能上的特點，以及邏輯功能的描述方法；同步時序邏輯電路的分析方法和設計方法；常用的中規(guī)模集成時序邏輯電路器件寄存器和計數(shù)器邏輯功能及應用。第六章 脈沖波形的產生和整形【本章教學目的和要求】通過本章的學習，了解多諧振蕩器、單穩(wěn)態(tài)觸發(fā)器、施密特觸發(fā)器典型電路的工作原理，以及電路參數(shù)和性能的定性關系；掌握555定時器的應用?！窘虒W內容】6

39、.1 概述定量描述矩形脈沖的特性的幾個主要參數(shù)：脈沖周期T、脈沖幅度Vm、脈沖寬度tw、上升時間tr、下降時間tf和占空比q 。6.2 施密特觸發(fā)器施密特觸發(fā)器的特點：（1）對于正向和負向增長的輸入信號，電路的觸發(fā)轉換電平不同； （2）可以將邊沿變化緩慢的信號波形轉換為邊沿陡峭的矩形波。6.2.1 用門電路組成的施密特觸發(fā)器正向閾值電壓為，負向閾值電壓為，一般地，而二者之差為回差電壓。用CMOS反相器組成的施密特觸發(fā)器的電路圖見圖6.2.1。上升過程中，正向閾值電壓：；下降過程中，負向閾值電壓：回差電壓：6.2.2 集成施密特觸發(fā)器1 電路組成以集成施密特觸發(fā)器7413為例，7413的單元電路

40、原理圖和邏輯符號見圖6.2.4是，它由輸入級、施密特電路、倒相級和輸出級組成。2工作原理上升過程中，正向閾值電壓：1.7V；下降過程中，負向閾值電壓：0.8V；6.2.3 施密特觸發(fā)器的應用可以用于波形轉換、脈沖整形、脈沖鑒幅等。6.3 單穩(wěn)態(tài)觸發(fā)器單穩(wěn)態(tài)觸發(fā)器有穩(wěn)態(tài)和暫穩(wěn)態(tài)兩個工作狀態(tài)；在外界觸發(fā)脈沖作用下，輸出能從穩(wěn)態(tài)翻轉到暫穩(wěn)態(tài)，在暫穩(wěn)態(tài)維持一段時間后，再自動返回穩(wěn)態(tài)； 暫穩(wěn)態(tài)維持時間取決于電路本身的參數(shù)，與輸入觸發(fā)信號無關。6.3.1 用門電路組成的單穩(wěn)態(tài)觸發(fā)器一 微分型單穩(wěn)態(tài)觸發(fā)器1. 電路組成微分型單穩(wěn)態(tài)觸發(fā)器的電路圖見圖6.3.1。波形分析步驟：1）確定電路的穩(wěn)態(tài)、暫穩(wěn)態(tài)，以及觸

41、發(fā)脈沖類型；2）分析電路工作過程，定性畫出各關鍵點電壓波形，找出決定電路狀態(tài)發(fā)生轉換的 控制電壓；3） 畫出控制電壓充、放電的等效電路，并化簡；4）確定控制電壓充、放電的的起始值、終了值和轉換值；5）利用公式TRC，計算充、放電時間，求所需的計算結果。二 積分型單穩(wěn)態(tài)觸發(fā)器積分型單穩(wěn)態(tài)觸發(fā)器的電路圖見圖6.3.5。6.3.2 集成單穩(wěn)態(tài)觸發(fā)器74121為不可重復觸發(fā)的單穩(wěn)態(tài)觸發(fā)器，即觸發(fā)器一旦被觸發(fā)進入暫穩(wěn)態(tài)以后，再加入觸發(fā)脈沖不會影響電路的工作過程，必須在暫穩(wěn)態(tài)結束后，才能接受下一個觸發(fā)脈沖而轉入暫穩(wěn)態(tài)。74121的簡化邏輯圖和邏輯符號見圖6.3.8，功能表見表6.3.1，其工作波形見圖6.

42、3.9。6.4 多諧振蕩器多諧振蕩器是一種自激振蕩器，在接通電源后，不需外加觸發(fā)信號，可以自動產生矩形脈沖。由于矩形波中含有豐富的高次諧波分量，故又稱為多諧振蕩器。多諧振蕩器無穩(wěn)態(tài)，分為第一暫穩(wěn)態(tài)和第二暫穩(wěn)態(tài)。6.4.1 對稱式多諧振蕩器典型電路見圖，它由兩個反相器經兩個耦合電容連接起來的正反饋振蕩回路。6.4.2 非對稱式多諧振蕩器在對稱式多諧振蕩器的基礎上去掉一個反饋電阻和一個耦合電容即得到非對稱式多諧振蕩器，電路圖如圖所示。 環(huán)形振蕩器環(huán)形振蕩器就是利用延遲負反饋產生振蕩的，即利用門電路的傳輸延遲時間將奇數(shù)個反相器首尾相接而構成的。 用施密特觸發(fā)器構成的多諧振蕩器將施密特觸發(fā)器的反相器的

43、反相端經RC積分電路接回輸入端即可得到多諧振蕩器。 石英晶體振蕩器 在多諧振蕩器中接入石英晶體，即可組成串聯(lián)型石英晶體振蕩器。這種振蕩器的振蕩頻率取決于石英晶體的固有諧振頻率，而與外接電阻、電容無關。石英晶體的諧振頻率由石英晶體的結晶方向和外形尺寸所決定，具有極高的頻率穩(wěn)定性。6.5 555集成定時器及其應用555集成定時器，是一種數(shù)字模擬混合集成電路利用它能極方便地構成施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器和多諧振蕩器。6.5.1 555定時器的電路結構與功能555定時器由一個由3個5k電阻組成的分壓器、兩個電壓比較器、基本RS觸發(fā)器、放電三極管TD和輸出緩沖門G4五部分組成。555定時器的功能表見表6

44、.5.1。6.5.2 用555定時器接成的施密特觸發(fā)器用555構成施密特觸發(fā)器的電路圖見圖6.5.2。其中， ，故注意：（1）5引腳（VCO）不能懸空，應接一濾波電容。 （2）若VCO接外電壓，則VR1VCO，VR11/2VCO6.5.3 用555定時器接成的單穩(wěn)態(tài)觸發(fā)器用555構成單穩(wěn)態(tài)觸發(fā)器的電路圖見圖6.5.4。注意：觸發(fā)脈沖必須為窄脈沖。 6.5.4 用555定時器接成的多諧振蕩器用555構成多諧振蕩器的電路圖見圖6.5.6。 注意：如何調節(jié)脈沖的占空比？【教學中應注意及要求學生重點掌握的問題】在本章教學中，注意多諧振蕩器、單穩(wěn)態(tài)觸發(fā)器、施密特觸發(fā)器典型電路特點和工作原理，以及電路參數(shù)

45、和性能的定性關系；重點掌握555定時器的典型應用。第七章 半導體存儲器【本章教學目的和要求】通過本章的學習，一般了解各種存儲器的內部結構，正確理解只讀存儲器和隨機存儲器的電路結構和功能特點，掌握ROM和RAM的有關概念、功能及使用方法，掌握可編程邏輯陣列PLA定義、組成，掌握用ROM實現(xiàn)邏輯函數(shù)的方法?！窘虒W內容】7.1 概述1. 定義：半導體存儲器是數(shù)字系統(tǒng)中用于存儲大量二進制信息的半導體器件。2. 分類：半按功能分為只讀存儲器（ROM）和隨機存取存儲器（RAM）；按元件類型分為雙極型和MOS型兩類。3 衡量存儲器性能的兩個重要指標：存儲量和存取速度。（1）存儲容量：存儲器（或存儲器芯片）存

46、放二進制信息的總位數(shù)，即存儲容量=存儲單元數(shù)（字數(shù)）×每個單元的位數(shù)（位數(shù)） （2）存取速度 ：從CPU給出有效的存儲器地址啟動一次存儲器讀/寫操作，到該操作完成所經歷的時間快慢。 7.2 只讀存儲器ROMROM在正常工作狀態(tài)下只能讀數(shù)據，不能寫。只能用于存儲固定數(shù)據，且斷電后數(shù)據不丟失。ROM可分為：掩模ROM；可編程只讀存儲器PROM；可擦除可編程的只讀存儲器EPROM和電擦除可編程的只讀存儲器E2PROM。7.2.1 掩模只讀存儲器掩膜ROM中存放的信息是由生產廠家采用掩膜工藝專門為用戶制作的，這種ROM出廠時其內部存儲的信息就已經“固化”在里邊了，所以也稱固定ROM。ROM的

47、結構一般由地址譯碼器、存儲矩陣和輸出電路3部分組成，若有n個地址輸入，地址譯碼器的輸出為，則可通過地址譯碼器選通存儲矩陣中與其對應的存儲單元的M位（字），從輸出端輸出。 可編程只讀存儲器（PROM）PROM在出廠時，存儲體的內容為全0或全1，用戶可根據需要將某些內容改寫，也就是編程。如圖是熔絲型PROM存儲單元，采用燒毀熔斷絲的方法使三極管由導通變?yōu)榻刂?，三極管不起作用，存儲器變?yōu)椤?”信息；而未被熔斷熔絲的地方，即表示為“1”信息。7.2.3 可擦除的可編程只讀存儲器（EPROM）一 EPROM常用的MOS工藝制造的EPROM用注入電荷的辦法編程， 此過程可逆，當用紫外光照射以后，舊內容被擦

48、除。 擦除后的芯片內容可能是全1, 也可能是全0，視制造工藝而不同，之后可再次編程。二E2PROME2PROM是電可擦除的，較之EPROM擦除操作簡單，速度比較快，單結構相對復雜。三 快閃存儲器（Flash Memory）閃存（Flash Memory）也是采用電可擦除的，結構簡單、編程可靠、擦除速度快，集成度也很高。7.3 隨機存儲器（RAM）RAM在正常工作時既讀數(shù)據，也可以寫數(shù)據。7.3.1 靜態(tài)隨機存儲器（SRAM）一 SRAM的結構和工作原理SRAM電路通常由地址譯碼器、存儲矩陣、 片選控制和讀/寫控制電路等組成。二 SRAM的靜態(tài)存儲單元靜態(tài)存儲單元是在靜態(tài)觸發(fā)器的基礎上附加門控管

49、構成，是靠觸發(fā)器的自保功能存儲數(shù)據的，不需要刷新電路。動態(tài)存儲單元是利用MOS管柵極電容可以存儲電荷的原理制成的，需要刷新電路。 7.4 存儲器容量的擴展 位擴展方式如果每一片RAM中的字數(shù)夠用而位數(shù)不夠用時，需進行位擴展。擴展方法：將幾片RAM的地址線、讀/寫線和片選線分別并接后，擴展后的位數(shù)即為各片位數(shù)的和。 字擴展方式當位數(shù)夠用而字數(shù)不夠用時，需進行字擴展。擴展方法：將各片RAM的地址端、I/O端并接，已有的地址端作為擴展后芯片的低位地址端，擴展出的地址端作為高位地址端，并經過譯碼器后控制各芯片的片選信號。7.5 用存儲器實現(xiàn)組合邏輯函數(shù)ROM電路由二極管與陣和二極管或陣組成。將輸入地址A1、A0視為輸入變量，而將D3、D2、D1、D0視為一組輸出邏輯變量，則D3、D2、D1、D0就是A1、A0的一組邏輯函數(shù)。因而ROM可以實現(xiàn)組合邏輯函數(shù)。 步驟：（1）將邏輯函數(shù)化為最小項之和的形式；（2）根據邏輯函數(shù)的輸入、輸出變量數(shù)，選擇合適