EDA期末考試題03

1、5.VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言；一個(gè)設(shè)計(jì)實(shí)體（電路模塊）包括實(shí)體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述考試課程EDA技術(shù)與VHDL考試日期2005年月日成績笏巧合卷球杠勺教師號(hào)任課教師姓名考生姓名學(xué)號(hào)（8位）年級(jí)專業(yè)一、單項(xiàng)選擇題：（20分）1 .IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為。AA.軟IPB.固IPC.硬IPD.都不是2 .綜合是EDA設(shè)計(jì)流程的關(guān)鍵步驟，在下面對(duì)綜合的描述中，是錯(cuò)誤的。DA.綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程；B.綜合就是將電路的高級(jí)語言轉(zhuǎn)化成低級(jí)的，可與FPG

2、A/CPLD勺基本結(jié)構(gòu)相映射的網(wǎng)表文件；C.為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對(duì)綜合加以約束，稱為綜合約束；D.綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合結(jié)果是唯一的）。3 .大規(guī)?？删幊唐骷饕蠪PGACPLD兩類，下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述中，正確的是_CA. FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件；B. FPGA是全稱為復(fù)雜可編程邏輯器件；C.基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置；D.在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。4 .進(jìn)程中的變量賦值語句，其變量更新是。

3、AA.立即完成；B.按順序完成；。DA.器件外部特性；B.器件的綜合約束；C.器件外部特性與內(nèi)部功能；D.器件的內(nèi)部功能。6 .不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)。AA.時(shí)序邏輯電路B.組合邏輯電路C.雙向電路D.三態(tài)控制電路7 .子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）指出下列哪些方法是面積優(yōu)化。B流水線設(shè)計(jì)資源共享邏輯優(yōu)化串行化寄存器配平關(guān)鍵路徑法A.B.C.D.8 .下列標(biāo)識(shí)符中，是不合法的標(biāo)識(shí)符。BA.State。B.9moonC.Not_Ack_0D.signall9 .關(guān)于VHDL中的數(shù)字，請(qǐng)找出以下數(shù)字中最大的一個(gè)：。AA. 2

4、#1111_1110#B. 8#276#C. 10#170#D. 16#E#E110 .下列EDA軟件中，哪一個(gè)不具有邏輯綜合功能：。BA. Max+PlusIIB. ModelSimC. Quartus IID. SynplifyC.在進(jìn)程的最后完成;D.都不對(duì)。、EDA名詞解釋，寫出下列縮寫的中文(或者英文)含義：(10分)1. VHDL超高速集成電路硬件描述語言2. FPGA現(xiàn)場可編程門陣列3. RTL寄存器傳輸級(jí)4. SOPC可編程片上系統(tǒng)5. EAB嵌入式陣列塊、VHDL程序填空：(10分)下面程序是參數(shù)可定制帶計(jì)數(shù)使能異步復(fù)位計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。-N-bitUpCou

5、nterwithLoad,CountEnable,and-AsynchronousResetlibraryieee;usecounter_nisgeneric(width:integer:=8);port(data:instd_logic_vector(width-1downto0);load,en,clk,rst:instd_logic;q:outstd_logic_vector(width-1downto0);endcounter_n;architecturebehaveofcounterissignalcount:std_logic_vector(width-1downto0);begi

6、nprocess(clk,rst)beginifrst='1'thencount<=(others=>0);清零elsifclk'eventandclk=1''then邊沿檢測ifload='1'thencount<=data;elsifen='1'thencount<=count+1;endif;endif;endprocess;q<=count;四、VHDL程序改錯(cuò)：(10分)仔細(xì)閱讀下列程序，回答問題1 LIBRARYIEEE;2 USE4 ENTITYCNT10IS5 PORT(CLK

7、:INSTD_LOGIC;6 Q:OUTSTD_LOGIC_VECTOR(3DOWNTO0);7 ENDCNT10;8 ARCHITECTUREbhvOFCNT10IS9 SIGNALQ1:STD_LOGIC_VECTOR(3DOWNTO0);10 BEGIN11 PROCESS(CLK)BEGIN12 IFRISING_EDGE(CLK)begin13 IFQ1<9THEN14 Q1<=Q1+1;15 ELSE16 Q1<=(OTHERS=>'0');17 ENDIF;18 ENDIF;19 ENDPROCESS;20 Q<=Q1;21 ENDb

8、hv;1.在MAX+PlusII中編譯時(shí)，提示的第一條錯(cuò)誤為：Error:Line12:Filee:myworktest:VHDLsyntaxerror:IfstatementmusthaveTHEN,butfoundBEGINinstead指出并修改相應(yīng)行的程序(如果是缺少語句請(qǐng)指出大致的行數(shù))：錯(cuò)誤1行號(hào)：12程序改為：IFRISING_EDGE(CLK)THEN錯(cuò)誤2行號(hào)：3程序改為：USE行if語句配套關(guān)鍵字是then而非begin3行程序中使用了+號(hào)重載函數(shù)，應(yīng)包含使用對(duì)應(yīng)程序包若編譯時(shí)出現(xiàn)如下錯(cuò)誤，請(qǐng)分析原因。endbehave;Error:Can1(openVHDL"W

9、ORK*14Message0of1LocateinFloorplanEditorHelponMessage當(dāng)前編譯的程序文件沒有放在指定文件夾內(nèi)，所以系統(tǒng)找不到WORK工作庫。第2頁共5頁五、VHDL程序設(shè)計(jì)：（15分）設(shè)計(jì)一數(shù)據(jù)選擇器MUX,其系統(tǒng)模塊圖和功能表如下圖所示。試采用下面三種方式中的兩種來描述該數(shù)六、根據(jù)原理圖寫出相應(yīng)的VHDL程序：（15分）據(jù)選擇器MUX的結(jié)構(gòu)體。SEL(1:0)SEL00011011OTHERSCOUTAorBAxorBAandBAnorB“XX”Library ieee;Use mycir isPort ( din, clk : in std_logic;

10、Qout : out std_logic);End mycir;Architecture behave of mycir isSignal a, b, c;BeginQout <= c nand (a xor b);Process (clk)BeginIf clk event and clk = 1" thenA <= din;B <= A;C <= B;End if;End process;End behave;(a)用if語句。(b)用case語句。(c)用whenelse語句。Libraryieee;UsemymuxisPort(sel:instd_lo

11、gic_vector(1downto0);-選擇信號(hào)輸入Ain,Bin:instd_logic_vector(1downto0);-數(shù)據(jù)輸入Cout:outstd_logic_vector(1downto0);Endmymux;ArchitectureoneofmymuxisBeginProcess(sel,ain,bin)BeginIfsel=00"thencout<=ainorbin;Elsifsel=01"thencout<=ainxorbin;Elsifsel=10"thencout<=ainandbin;Elsecout<=ain

12、norbin;Endif;Endprocess;Endone;ArchitecturetwoofmymuxisBeginProcess(sel,ain,bin)BeginCaseseliswhen00"=>cout<=ainorbin;when01=>cout<=ainxorbin;when10"=>cout<=ainandbin;whenothers=>cout<=ainnorbin;Endcase;Endprocess;Endtwo;ArchitecturethreeofmymuxisBeginCout<=ainor

13、binwhensel=00"elseAinxorbinwhensel=01"elseAinandbinwhensel=10"elseainnorbin;Endthree;第3頁共5頁七、綜合題：（20分）Endif;Endprocess;（一）已知狀態(tài)機(jī)狀態(tài)圖如圖a所示；完成下列各題:Process(c_st)00outa<=0101outa<=ina/=“1101ina=ina/=st0st3ina=“11ina=ina/=00；HI1111圖a狀態(tài)圖ina=BeginCasecstisWhenst0=>ifina=00"thenn_

14、st<=st0;Elsen_st<=st1;st1ina/=st2outa<=1000out_a<="1100”；01圖b狀態(tài)機(jī)結(jié)構(gòu)圖1.試判斷該狀態(tài)機(jī)類型，并說明理由。該狀態(tài)機(jī)為moore型狀態(tài)機(jī)，輸出數(shù)據(jù)outa和輸入ina沒有直接邏輯關(guān)系，outa是時(shí)鐘clk的同步時(shí)序邏輯。2.根據(jù)狀態(tài)圖，寫出對(duì)應(yīng)于結(jié)構(gòu)圖b,分別由主控組合進(jìn)程和主控時(shí)序進(jìn)程組成的VHDL有限狀態(tài)機(jī)描述。Libraryieee;UsemoorebisPort(clk,reset:instd_logic;Ina:instd_logic_vector(1downto0);Outa:outst

15、d_logic_vector(3downto0);Endif;Outa<=0101”;Whenst1=>ifina=00"thenn_st<=st1;Elsen_st<=st2;Endif;Outa<=1000”;Whenst2=>ifina=11"thenn_st<=st0;Elsen_st<=st3;Endif;Outa<=1100”;Whenst3=>ifina=11"thenn_st<=st3;Elsen_st<=st0;Endif;Outa<=1101”;Whenothers=

16、>n_st<=st0;Endcase;Endprocess;Endone;3.若已知輸入信號(hào)如下圖所示，分析狀態(tài)機(jī)的工作時(shí)序，畫出該狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)換值（制信號(hào)(out_a);Endmooreb;c_state）和輸出控N川把Vai&5J0ns1.0us1.5us2.0us2.6us3Qis35us：40Lp1、1111111口inn解DurrertstateH：Architecture one of mooreb isType ms_state is (st0, st1, st2, st3);Signal c_st, n_st : ms_state;BeginProcess

17、 (clk, reset)BeginIf reset =1'then c_st <= st0;Elsif clk'event and clk =1'then c_st <= n_st;1>國國reset elkIntiOwitaH 0H 0H 0B 1010Lmi至:口 ：X 2 X L X 口 X3工口 X z X)*一:IMO* ip 的 丫11。0，色oXi 口案1口0犬_1口10乂 1 口00*1 1面* 101 案1010 )0UtU 5 toXR X GE X 寸3 X Etu X Eti X第、LW 口)4.若狀態(tài)機(jī)仿真過程中出現(xiàn)毛刺現(xiàn)象

18、，應(yīng)如何消除；試指出兩種方法，并簡單說明其原理。方法1,添加輔助進(jìn)程對(duì)輸出數(shù)據(jù)進(jìn)行鎖存方法2,將雙進(jìn)程狀態(tài)機(jī)改寫為單進(jìn)程狀態(tài)機(jī)，其輸出也是鎖存過了，故能消除毛刺方法3,使用狀態(tài)位直接輸出型狀態(tài)機(jī)編碼方式，其輸出直接由當(dāng)前狀態(tài)輸出，也沒有毛刺第4頁共5頁（二）已知一個(gè)簡單的波形發(fā)生器的數(shù)字部分系統(tǒng)框圖如下圖所示lentto_DA9.0圖中l(wèi)ent、lrom都是在MAX+PlusII中使用MegaWizard調(diào)用的LPM模塊，其VHDL描述中Entity部分分別如下：ENTITYlentISPORT(clock:INSTD_LOGIC;q:OUTSTD_LOGIC_VECTOR(9DOWNTO0)；ENDlent;Libraryieee;UsemysgisPort(elk:instd_logie;To_da:outstd_logic_vector(9downto0);Endmysq;ArchitectureoneofmysqisSignaladdr:std_logic_vector(9downto0);ComponentlcntPort(clock:instd_logic;Q:outstd_logic_vector(9downto0);Endcomponent;ComponentlromPort(address