南京理工大學EDA設計--多功能數(shù)字鐘的設計

1、精選優(yōu)質文檔-傾情為你奉上EDA數(shù)字鐘的設計指導老師：譚雪琴 姜 萍姓名：張羊學院：電子工程與光電技術學院專業(yè)：真空電子技術學號：完成時間：2011年4月目錄：一.設計要求二.方案論證三.子模塊設計1.頻率源設計 模48計數(shù)器的設計 模1000計數(shù)器的設計 模2計數(shù)器的設計 1KHZ脈沖的設計 500HZ脈沖的設計 1HZ脈沖的設計2.計數(shù)部分電路設計 模60計數(shù)器的設計 模24計數(shù)器的設計 計數(shù)器的設計3.清零和保持電路的設計4.校分和校時電路的設計5.報時電路的設計6.顯示電路的設計 模6計數(shù)器的設計 24選4（或六選一）數(shù)據(jù)選擇器的設計 動態(tài)顯示設計7.最終總體電路4. 附加鬧鈴功能 頻

2、率源的設計 鬧鈴的設計五編程下載六.實驗總結和感受七參考文獻 中文摘要 本實驗利用QuartusII軟件，結合所學的數(shù)字電路的知識設計一個24時多功能數(shù)字鐘，具有正常計數(shù)、快速校分校時、整點報時功能。論文分析了整個電路的工作原理，還分別說明了各子模塊的設計原理和調試、仿真、編譯下載的過程，并對最終結果進行總結，最后提出了在實驗過程中出現(xiàn)的問題和解決的方案，以及后續(xù)設計思想。通過實驗掌握了一些電子器件的基本功能和用法，同時體會到了利用軟件設計電路的方便快捷，避免了硬件布線的繁瑣，提高了效率，同時它也為以后設計更復雜的電路打下了良好的基礎。關鍵詞 數(shù)字鐘 QuartusII 計數(shù) 校分 報時 調試

3、 仿真 編譯下載外文摘要 Using the QuartusII software in this experiment, we design a digital clock of 24 hours with learning digital circuit knowledge. The circuit must have the functions of normally counting ,keeping the time, resetting, adjusting the minute and hour swiftly, ringing the time in the round num

4、ber time . The thesis has analyzed the principle of the whole circuit and explained the designing principle of different parts separately. By the process of debugging, simulating, compiling and loading, we sum up the final result .At last,we put forward the problems we are subjected to in the whole

5、experiment andsome ways to settle them and other subsequent ideas of designing. I know about the basic functions and using method of some electric devices through this experiment. At the same time, I realize the convenience of making use of the software to carry on the electric circuit,which can avo

6、id the tedious line of the hardware and improve the efficiency .Simultaneously it can also let us have a good foundation for designing a more complex system.Keywords digital clock, counting，adjusting the minute and hour ,ringing，debugging,simulating,compiling and loading 一: 實驗要求1） 設計一個數(shù)字計時器，可以完成00:0

7、0:00到23:59:59的計時功能，并在控制電路的作用下具有保持、清零、快速校時、快速校分、整點報時等功能。2） 對數(shù)字計時器采用層次化的方法進行設計，其中構成整個設計的子模塊既可以用原理圖輸入實現(xiàn)，也可以采用VHDL語言編程實現(xiàn)。3） 數(shù)字鐘的具體設計要求具有如下功能：數(shù)字計時器能夠完成從00:00:00到23:59:59的計時功能；在數(shù)字計時器正常計數(shù)的情況下，可以對其進行不斷電復位，即撥動開關K1可以使時分秒位清零；在數(shù)字計時器正常工作的情況下，撥動開關K2可以使數(shù)字計時器保持原有顯示的讀數(shù)，停止計時；在數(shù)字計時器正常工作的情況下按下開關K3可以實現(xiàn)快速校分，按下開關K4可以實現(xiàn)快速校

8、時；數(shù)字計時器在每小時整點到來之前進行鳴叫，在每小時的59分53秒，55秒，57秒用500HZ的頻率驅動蜂鳴器，在每小時的59秒用1KZ的頻率驅動蜂鳴器。4） 對設計電路進行功能仿真。5） 將仿真通過的邏輯電路下載到EDA實驗系統(tǒng)，對其功能進行驗證。二：方案論證數(shù)字計時器有時分秒，時分秒各有高低兩位，其中時位為一個模24的計數(shù)器，分位和秒位為模60的計數(shù)器。秒位每秒加一，分位每六十秒加一，時位每六十分加一，于是低位的進位信號可以用來驅動高位計數(shù)，這就是數(shù)字計時器的原理。至于清零，保持，校分，校時電路則只需要通過簡單的組合邏輯電路來用一個開關控制使能端或進位信號或它們的相關組合即可。整點報時即當

9、計時在某種狀態(tài)下以一定的頻率驅動蜂鳴器即可。最后就是動態(tài)顯示部分，動態(tài)顯示利用的是人眼的視覺暫留效應，在閃爍頻率大于48HZ時人眼便感覺不到閃爍。利用這個原理可以使幾個數(shù)碼管在譯碼器的作用下以比較高的頻率輪流進行工作，人眼看不到閃爍，看起來這些數(shù)碼管是同時工作的，這樣就可以達到動態(tài)顯示。三: 子模塊設計1.頻率源的設計在數(shù)字計時器的設計中我們需要用到的頻率源有1HZ，1KHZ和500HZ，而實驗中所給振蕩頻率源為48MHZ，顯然不滿足我們的需求，為此我們要將其進行48分頻后可得1MHZ，再進行1000分頻后可得1KHZ，將1KHZ 再進行1000分頻后可得1HZ來提供計時脈沖，將1KZ進行2分

10、頻后可得500HZ。為此我們需分別設計模48，模1000和模2計數(shù)器。模48計數(shù)器的設計我們采用了兩片74160BCD計數(shù)器，左邊的一片作為低位，右邊的一片作為高位，我們采用的是置數(shù)法，將左邊74160的RCO進位端連接到右邊74160的使能端ENT和ENP，當左邊低位74160計數(shù)超過9時便產生進位開始讓右邊一片高位74160開始計數(shù)，我們用QH2,QL0,QL1,QL2通過一個與非門給置位端LDN，即計數(shù)計到23時會被置位，我們將所置的數(shù)DCBA賦以0000，這就是置數(shù)法。當然我們需將左邊74160的使能端ENT和ENP和清零端CLRN及右邊74160的清零端都接VCC以保證兩片74160

11、都能正常工作，同時要在時鐘CLK端給以時鐘脈沖信號。最后我們將置位端LDN通過一個非門之后輸出即得48分頻的信號。 編譯調試通過后，我們給以波形上的仿真，結果如下： 封裝后得：模1000計數(shù)器的設計我們采用了三片74160BCD計數(shù)器，最左邊的一片作為最低位，最右邊的一片作為最高位，將最左邊一片的RCO進位端接到中間一片的使能端ENT和ENP，即最左邊計到9時產生進位信號給中間一片讓其開始計數(shù)，將最左邊的一片的RCO進位端和中間一片的RCO進位端通過一個與門輸出后給最右邊一片的使能端ENP和ENT，即計到99時產生進位，于是最右邊的一片開始計時，計到999后即開始清零重新再計。當然還要將三片得

12、置位端LDN和清零端CLRN接VCC，最左邊一片的使能端ENP和ENT接VCC以保證3片74160能正常工作，同時在時鐘CLK端給以時鐘脈沖信號，從QC3輸出得1000分頻后的信號。 編譯調試通過后，我們給以波形上的仿真(由于空間有限，只截了后面一部分）得： 封裝后得：模2計數(shù)器的設計 我們采用了一片D觸發(fā)器，將D觸發(fā)器的輸出Q端通過一個與門后再接到輸入端D即可。當然我們需將使能端PRN和清零端CLRN接VCC以保證D觸發(fā)器能正常工作。同時我們在時鐘CLK端接上時鐘脈沖信號。從Q端輸出即得到2分頻的信號。 編譯調試通過后，我們給以波形上的仿真得： 封裝后得：1KHZ脈沖的設計將48MHZ脈沖從

13、CLK48M端輸入，在CLK1000輸出端即得1KHZ脈沖。500HZ脈沖的設計將48MHZ從CLK48M輸入端輸入，在CLK500輸出端即得500HZ脈沖。1HZ脈沖的設計將48MHZ從CLK48M輸入端輸入，在CLK500輸出端即得1HZ脈沖。2. 計數(shù)部分電路設計模60計數(shù)器的設計我們利用兩片74160，左邊的一片作為低位，右邊的一片作為高位，我們將兩片的使能端ENP接成整片的使能端EN，清零端CLRN接成整片的清零端k1qingling,將左邊一片的進位端RCO接到右邊一片的使能端ENT，即當左邊一片計數(shù)計到9時產生進位信號，右邊一片開始計數(shù)，同時將左邊一片使能端ENT接VCC,時鐘C

14、LK端給以1HZ計數(shù)脈沖，我們采用置數(shù)法，考慮到使能端EN，我們用QH2,QH0,QL0,QL3通過一個與門輸出再與使能端EN通過一個與非門給置位端LDN，即在使能端EN為1的情況下，當計數(shù)計到59時開始置數(shù)，我們賦以置數(shù)DCBA為0000，即為置數(shù)法。同時將LDN通過一個非門后輸出作為整片的進位信號CO。 編譯調試通過后，我們給以波形上的仿真得： 封裝后得：模24計數(shù)器的設計我們利用兩片74160，左邊的一片作為低位，右邊的一片作為高位，我們將兩片的使能端ENP接成整片的使能端EN，清零端CLRN接成整片的清零端k1qingling,將左邊一片的進位端RCO接到右邊一片的使能端ENT，即當左

15、邊一片計數(shù)計到9時產生進位信號，右邊一片開始計數(shù)，同時將左邊一片使能端ENT接VCC,時鐘CLK端給以1HZ計數(shù)脈沖，我們采用置數(shù)法，考慮到使能端EN，我們用QH1,QL0,QL1通過一個與門輸出再與使能端EN通過一個與非門給置位端LDN，即在使能端EN為1的情況下，當計數(shù)計到23時開始置數(shù)，我們賦以置數(shù)DCBA為0000，即為置數(shù)法。同時將LDN通過一個非門后輸出作為整片的進位信號CO。 編譯調試通過后，我們給以波形上的仿真得： 封裝后得：計數(shù)器的設計其中從上到下的m24,m60,m60分別作為時分秒位，首先要保證m60和m24計數(shù)器的清零端無效，即接高電平。將低位的m60的進位端接到高位m

16、60計數(shù)器的使能端上，由于必須是分和秒都記到59開始進位時時才進位，所以將低位和高位m60計數(shù)器的進位端相與接到m24的使能端，然后將1HZ的時鐘分別接到三個計數(shù)器的CLK端即可。 編譯調試通過后，我們給以波形上的仿真（由于空間有限，只截了一部分）得：3. 清零和保持電路的設計我們用的是計數(shù)器部分的電路，將秒位(最下面的m60)的使能EN端接到k2baochi輸入端口上，當k2baochi端接成高電平時，如果k1qingling端接高電平，那么計數(shù)器正常計數(shù)；如果k2baochi接低電平，那么秒位停止計數(shù)，當然就不會進位了，故而分位和時位也不會計數(shù)，即計數(shù)器完成保持狀功能；如果k1qingli

17、ng端接低電平，那么時分秒位都會被清零，即計數(shù)器完成清零功能。4. 校分和校時電路的設計這里通過撥動開關來實現(xiàn)校時和校分。原理就是當開關作用時，將計數(shù)器的使能端置成高電平，這樣時鐘以來分位和時位便可以以1HZ的頻率計數(shù)，將開關再換回原來的狀態(tài)時使能端又變?yōu)榈臀坏倪M位端，僅僅當?shù)臀贿M位時才增加，這也就實現(xiàn)了校時和校分的功能，考慮到開關的一致性，我們讓所有的開關撥在下方時正常計數(shù)。那么就可以將低位的進位端跟開關的非進行或運算，運算后送到高位的使能端?？紤]到校分時要保證時不變，也就是說即使校分時分位為59跳向00，時也不進位，因此將分的進位端跟控制校分的開關還有秒的進位端作與運算后再跟控制校時的開關

18、作或運算接到時的低位的使能端即可以校時。5. 報時電路的設計整點報時即當分位為59，秒位分別為53，55，57，59時用某個頻率驅動揚聲器，前三聲的頻率低一點，而最后一聲的頻率高一點。這里較低的頻率選500HZ，較高的頻率選擇1000HZ。由要求可推出驅動的表達式：H=59分53秒500HZ+59分55秒500HZ+59分57秒500HZ+59分59秒1000HZ=59分51秒（2秒500HZ+4秒500HZ+6秒500HZ+8秒1000HZ)=fenH0fenH2fenL0fenL3miaoH0miaoH2（miaoL0miaoL1500HZ+miaoL0miaoL2500HZ+miaoL0

19、miaoL1miaoL2500HZ+miaoL0miaoL31000HZ)=fenH0fenH2fenL0fenL3miaoH0miaoH2（miaoL0miaoL1500HZ+miaoL0miaoL2500HZ+miaoL0miaoL31000HZ)=fenH0fenH2fenL0fenL3miaoH0miaoH2（miaoL1+miaoL2)miaoL0500HZ+miaoL0miaoL31000HZ) 封裝后得：6. 顯示電路的設計模6計數(shù)器的設計我們采用一片74160，仍然采用置數(shù)法，將使能端ENT和ENP，清零端CLRN都接VCC，a0和a2通過與非門的輸出給置位端LDN，即計到5時

20、開始清零。這里我們CLK時鐘端給以1000HZ為的是后面達到動態(tài)顯示的效果。 我們給以波形上的仿真得:24選4（或六選一）數(shù)據(jù)選擇器的設計library ieee;use ieee.std_logic_1164.all;entity mux24 is port(a,b,c:in std_logic;i0,i1,i2,i3,i4,i5:in std_logic_vector(3 downto 0);q:out std_logic_vector(3 downto 0);end mux24;architecture archmux of mux24 issignal sel:std_logic_ve

21、ctor(2 downto 0);beginsel<=c&b&a;q<=i0 when sel="000" else i1 when sel="001" else i2 when sel="010" else i3 when sel="011" else i4 when sel="100" else i5 when sel="101" else "XXXX"end archmux;封裝后得：我們給以波形上的仿真得：從仿真結果很容

22、易看出當cba=010時，選擇了i2，符合要求。動態(tài)顯示設計模6計數(shù)器上CLK端接有1KHZ的時鐘脈沖，輸出端a0,a1,a2作為74138譯碼器的地址端，選擇六個數(shù)碼管輪流點亮，但由于加的是1KHZ的脈沖，比人眼的臨界閃爍頻率48HZ要大，人眼看起來不會感覺閃爍，看起來六個數(shù)碼管是同時點亮的，這就是動態(tài)顯示的原理。將a0,a1,a2接24選4數(shù)據(jù)選擇器的地址端，將時分秒的高低位分別接到數(shù)據(jù)選擇器的數(shù)據(jù)端，選擇時分秒高低位中的一位送到7447七段顯示譯碼器上進行譯碼，使其顯示0到9的數(shù)字。7. 最終總體電路4 附加鬧鈴功能頻率源的設計LIBRARY IEEE;USE IEEE.STD_LOGI

23、C_1164.ALL;ENTITY fenpin3 ISPORT(clk: IN STD_LOGIC; hz:buffer STD_LOGIC; hz1:buffer STD_LOGIC; hz2:buffer STD_LOGIC; hz3:buffer STD_LOGIC; hz4:buffer STD_LOGIC; hz5:buffer STD_LOGIC; hz6:buffer STD_LOGIC; hz7:buffer STD_LOGIC; hz0:buffer STD_LOGIC);END fenpin3;ARCHITECTURE beh OF fenpin3 ISSIGNAL co

24、unt: integer range 0 to ;SIGNAL count2: integer range 0 to ;SIGNAL count3: integer range 0 to ;SIGNAL count4: integer range 0 to ;SIGNAL count5: integer range 0 to ;SIGNAL count6: integer range 0 to ;SIGNAL count7: integer range 0 to ;SIGNAL count8: integer range 0 to ;SIGNAL count0: integer range 0

25、 to ;BEGINPROCESS(clk)BEGINIF (clk='1') THENcount<=count+1;count2<=count2+1;count3<=count3+1;count4<=count4+1;count5<=count5+1;count6<=count6+1;count7<=count7+1;count8<=count8+1;count0<=count0+1;IF(count=) Thencount<=0;hz<=NOT hz;END IF;IF(count2=90908) Thenc

26、ount2<=0;hz1<=NOT hz1;END IF;IF(count3=80807) Thencount3<=0;hz2<=NOT hz2;END IF;IF(count4=72726) Thencount4<=0;hz3<=NOT hz3;END IF;IF(count5=68180) Thencount5<=0;hz4<=NOT hz4;END IF;IF(count6=60605) Thencount6<=0;hz5<=NOT hz5;END IF;IF(count7=54544) Thencount7<=0;hz6

27、<=NOT hz6;END IF;IF(count8=48483) Thencount8<=0;hz7<=NOT hz7;END IF;IF(count0=63) Thencount0<=0;hz0<=NOT hz0;END IF;END IF;END PROCESS;END beh;經(jīng)過這個程序可得264HZ,297HZ,330HZ,352HZ,396HZ,440HZ，495HZ,375KHZ的頻率源。 封裝后可得：鬧鈴的設計首先，鈴聲所需要的八個音階的頻率375KHZ ，264HZ,297HZ,330HZ,352HZ,396HZ,440HZ，495HZ（分別代

28、表07這8個音階）已經(jīng)在頻率源中設計好了，這就需要一個計數(shù)器來實現(xiàn)，這里選用74160，將它改成模8計數(shù)器，所輸出的數(shù)加到數(shù)據(jù)選擇器74151（8選1）的地址端，各個不同的頻率加到數(shù)據(jù)端，通過選擇不同的頻率來實現(xiàn)鈴聲。這里引出一個使能端，當使能端接高電平時，74160被清零，數(shù)據(jù)選擇器輸出的為375KHZ的頻率。人耳能聽到的頻率范圍為2020000HZ，因此，此時人聽不到聲音，即不鬧鈴。五：編程下載電路圖上標號FPGA管腳號電路圖上標號FPGA管腳號KEY1121SEG4165KEY2122SEG5166KEY3123SEG6163KEY4124SEG7164BEEP175DIG0160SYS_CLK028DIG1159SEGO169DIG2162SEG1170DIG3161SEG2167DIG4136SEG3168DIG5137分配完再點Assignments->Settings設置其余管腳，然后再編譯，點下載按鈕，再點Hardware Setup將平臺改為ByteBlasterLPT1,再點START即可。六：實驗總結和感受本實驗建立在我們大二下所學的數(shù)字邏輯電路的基礎