參考hi3559cv100硬件設(shè)計用戶指南

1、所有 ©非經(jīng)本公司形式。2018。保留一切權(quán)利。市海思半導(dǎo)體，任何和個人不得擅自摘抄、本文檔內(nèi)容的部分或全部，并不得以任何商標(biāo)、海思和其他海思商標(biāo)均為市海思半導(dǎo)體的商標(biāo)。本文檔提及的其他所有商標(biāo)或商標(biāo)，由各自的所有人擁有。注意您的、服務(wù)或特性等應(yīng)受海思公司商業(yè)合同和條款的約束，本文檔中描述的全部或部分產(chǎn)品、服務(wù)或特性可能不在您的或使用范圍之內(nèi)。除非合同另有約定，海思公司對本文檔內(nèi)容不做任何明示或默示的或保證。由于版本升級或其他，本文檔內(nèi)容會不定期進(jìn)行更新。除非另有約定，本文檔僅作為使用指導(dǎo)，本文檔中的所有陳述、信息和建議不任何明示或暗示的擔(dān)保。市海思半導(dǎo)體市龍崗區(qū)坂田：518129地

2、址：基地電氣生產(chǎn)中心：客戶服務(wù)：客戶服務(wù)傳真：support客戶服務(wù)郵箱：Hi3559CV100 硬件設(shè)計用戶指南前言前言概述本文檔主要介紹 Hi3559CV100議等。本文檔提供Hi3559CV100方案的硬件原理圖設(shè)計、PCB 設(shè)計、單板熱設(shè)計建的硬件設(shè)計方法。版本與本文檔相對應(yīng)的版本如下。讀者對象本文檔（本指南）主要適用于以下工程師：技術(shù)支持工程師單板硬件開發(fā)工程師 修訂修訂內(nèi)容。累積了每次文檔更新的說明。最新版本的文檔包含以前所有文檔版本的更新海思專有和信息文檔版本 01 (2018-12-20)i所有 ©市海思半導(dǎo)體修訂日期版本修訂說明2018-12-20011.1.11.

3、1.9 小節(jié)均涉及修改1.2.1、1.2.5、1.3.2 小節(jié)涉及修改新增 1.3.5.3 小節(jié)2018-05-1800B041.1.1 小節(jié)，更新圖 1-3名稱版本Hi3559CV100Hi3559CV100 硬件設(shè)計用戶指南前言海思專有和信息文檔版本 01 (2018-12-20)ii所有 ©市海思半導(dǎo)體修訂日期版本修訂說明1.1.6 小節(jié)的注意涉及修改1.1.4、1.1.7、1.2.1、1.2.3 和 1.2.6 小節(jié)涉及修改1.2.5 小節(jié)，更新圖 1-15、圖 1-17 和圖 1-182018-03-1500B031.1.11.1.6 及 1.2.5 小節(jié)均涉及修改2018

4、-02-1000B021.1.5 和 1.1.6 小節(jié)涉及修改2018-01-1500B01第一次臨時版本發(fā)布Hi3559CV100 硬件設(shè)計用戶指南目錄目錄前言i1原理圖設(shè)計11.1 小系統(tǒng)外部電路要求11.1.1 Clocking 電路11.1.2 復(fù)位和 Watchdog 電路31.1.3 JTAG 接口41.1.4 電源管理（PMC）電路設(shè)計51.1.5 Sensor Hub 電路設(shè)計61.1.6 待機(jī)場景下 RTC&PMC&Sensor Hub 的電源方案61.1.7 Hi3559CV100 硬件初始化系統(tǒng)配置電路71.1.8 DDR 電路設(shè)計91.1.9 FLASH

5、 原理圖設(shè)計201.2電源設(shè)計建議261.2.1 CORE 電源設(shè)計261.2.2 DDR 電源設(shè)計271.2.3 IO 電源設(shè)計281.2.4 PLL 電源設(shè)計281.2.5 上下電時序281.2.6 SVB 動態(tài)調(diào)壓30接口設(shè)計建議321.3.1 MAC 接口321.31.3.2 音接口341.3.3 SPI 和 I2C 接口471.3.4 SDIO 設(shè)計481.3.5 USB2.0、USB3.0 和 PCIE 接口491.3.6 ADC511.3.7 RTC511.3.8 PWM511.3.9 UART521.4 特殊管腳說明52海思專有和信息文檔版本 01 (2018-12-20)ii

6、i所有 ©市海思半導(dǎo)體Hi3559CV100 硬件設(shè)計用戶指南目錄1.4.1 具有防倒灌功能的管腳521.4.2 未使用的模塊處理541.4.3 5V tolerance 管腳722 PCB 設(shè)計732.1 電源與濾波電容設(shè)計732.1.1 內(nèi)核電源設(shè)計732.1.2 DDR IO 電源設(shè)計742.1.3 PLL 電源設(shè)計742.1.4 模擬音頻電源設(shè)計782.2 晶體電路設(shè)計782.3 DDR 電路設(shè)計782.4 FLASH 電路設(shè)計782.4.1 SPI FLASH782.4.2 NAND FLASH782.4.3 eMMC792.4.4 UFS792.5 GMAC 信號 PCB

7、 設(shè)計792.6 Vedio Input 信號 PCB 設(shè)計802.6.1 MIPI RX802.6.2 Parallel CMOS812.7Output 信號 PCB 設(shè)計812.8 模擬音頻電路設(shè)計812.9 SDIO 信號 PCB 設(shè)計822.10 USB2.0 信號設(shè)計832.11 USB3.0 信號設(shè)計832.12 PCIE 信號設(shè)計842.13信號設(shè)計862.14 MIPI TX 信號設(shè)計873 整機(jī) ESD 設(shè)計883.1 背景883.2 整機(jī) ESD 設(shè)計884散熱設(shè)計894.1 最大功耗89海思專有和信息文檔版本 01 (2018-12-20)iv所有 ©市海思半導(dǎo)

8、體Hi3559CV100 硬件設(shè)計用戶指南插圖目錄插圖目錄圖 1-1 晶體振蕩電路1圖 1-2 RTC 推薦晶振連接方式及器件參數(shù)2圖 1-3 RTC 電源設(shè)計2圖 1-4 外部復(fù)位電路連接方式示意圖4圖 1-5 JTAG 連接方式5圖 1-5 差分時鐘信號一驅(qū)二應(yīng)用17圖 1-6 差分時鐘信號一驅(qū)四應(yīng)用17圖 1-7 LPDDR4 差分時鐘信號一驅(qū)一應(yīng)用18圖 1-8 地址和命令信號一驅(qū)二應(yīng)用18圖 1-9 地址和命令信號一驅(qū)四應(yīng)用19圖 1-10 單片 FLASH 連接示意圖20圖 1-11 兩片 SPIFLASH 連接方法21圖 1-12 eMMC 連接示意圖23圖 1-13 UFS 連

9、接示意圖24圖 1-14 DDR4 電源分壓網(wǎng)絡(luò)參考設(shè)計27圖 1-15內(nèi)部復(fù)位上電時序圖28圖 1-16內(nèi)部復(fù)位下電時序圖29圖 1-17圖 1-18圖 1-19外部復(fù)位上電時序圖29外部復(fù)位下電時序圖30電源動態(tài)調(diào)壓示意圖31圖 1-20 Hi3559CV100 RGMII 模式下的信號連接示意圖33圖 1-21 Hi3559CV100 RMII 模式下的信號連接示意圖33圖 1-22 MIC 單端輸入電路35圖 1-23 MIC 差分輸入電路36圖 1-24 雙 MIC 均為單端輸入的接法 137海思專有和信息文檔版本 01 (2018-12-20)v所有 ©市海思半導(dǎo)體Hi3

10、559CV100 硬件設(shè)計用戶指南插圖目錄圖 1-25圖 1-26圖 1-27圖 1-28圖 1-29雙 MIC 均為單端輸入的接法 237雙 MIC 均為單端輸入的接法 337雙 MIC 均為單端輸入的接法 438雙 MIC 均為單端輸入的接法 538雙 MIC 均為單端輸入的接法 638圖 1-30 “5 線模式”I2S 主模式連接方式39圖 1-31 “5 線模式”I2S 從模式連接方式39圖 1-32兩個相同的 sensor 配置接口接法40圖 1-33四個相同的 sensor 配置接口接法41圖 1-34六個相同的 sensor 配置接口接法41圖 1-35八個相同的 sensor

11、配置接口接法42圖 1-36 USB 電源51圖 2-1 AVDD08_PLL 供電 型濾波電路 SCH 設(shè)計75圖 2-2 AVDD08_PLL 供電 型濾波電路 PCB 設(shè)計75圖 2-3 AVDD18_PLL 供電 型濾波電路 SCH 設(shè)計76圖 2-4 AVDD18_PLL 供電 型濾波電路 PCB 設(shè)計76圖 2-5 AVDD18_DDR0/1_PLL_AC，AVDD18_DDR0/1_PLL_DQ 供電濾波電路 SCH 設(shè)計77圖 2-6 AVDD18_DDR0/1_PLL_AC，AVDD18_DDR0/1_PLL_DQ 供電濾波電路 PCB 設(shè)計77圖 2-8 MIPI/LVDS

12、 差分信號示意圖80圖 2-9 模擬音頻信號包地示意圖82圖 2-10 USB3.0 AC 耦合電容和 ESD 器件下方的相鄰層 GND 挖空84圖 2-11 USB3.0 插件處的信號過孔與 GND 平面（除相鄰層）的 airgap84圖 2-12 PCIE AC 耦合電容和下方的相鄰層 GND 挖空85圖 2-13 PCIE 插件處的信號過孔與 GND 平面（除相鄰層）的 airgap86圖 2-14圖 2-15ESD 器件和連接器下方的相鄰層 GND 挖空87信號 ball 下方的相鄰層 GND 挖空87海思專有和信息文檔版本 01 (2018-12-20)vi所有 ©市海思半

13、導(dǎo)體Hi3559CV100 硬件設(shè)計用戶指南表格目錄表格目錄表 1-1 內(nèi)部復(fù)位相關(guān)管腳說明3表 1-2 外部復(fù)位相關(guān)管腳說明3表 1-3 JTAG 接口信號4表 1-4 TEST_MODE 模式說明4表 1-5表 1-6表 1-7表 1-8表 1-9不同待機(jī)工作狀態(tài)下 RTC&PMC&Sensor Hub 電源方案6信號描述7管腳 SWAP 信息10單片 SPI FLASH 匹配設(shè)計方法20兩片 SPI FLASH 匹配設(shè)計方法21表 1-10 NAND FLASH 匹配設(shè)計方法22表 1-11 eMMC 匹配設(shè)計方法23表 1-12 UFS 匹配設(shè)計方法24表 1-13 e

14、MMC/UFS/GPIO 電平25表 1-14 DVDD 和 DVDD_GPU SVB 調(diào)壓 RC 參數(shù)32表 1-15 DVDD_MEDIA SVB 調(diào)壓 RC 參數(shù)32表 1-16 DVDD_CPU SVB 調(diào)壓 RC 參數(shù)32表 1-17 ETH MAC 信號設(shè)計方法34表 1-18 MIPI RX 輸入方式43表 1-19 MIPI RX 接口設(shè)計注意事項(xiàng)44表 1-20 信號接口模式與引腳對應(yīng)關(guān)系45表 1-21 并行 VO 信號設(shè)計要求46表 1-22 SDIO 信號設(shè)計要求48表 1-23 USB3.0 和PCIE 信號設(shè)計要求50表 1-24 Hi3559CV100 防倒灌功能

15、的管腳52表 1-25 未使用模塊電源及管腳處理建議54海思專有和信息文檔版本 01 (2018-12-20)vii所有 ©市海思半導(dǎo)體Hi3559CV100 硬件設(shè)計用戶指南表格目錄表 1-26 5V tolerance 管腳72海思專有和信息文檔版本 01 (2018-12-20)viii所有 ©市海思半導(dǎo)體Hi3559CV100 硬件設(shè)計用戶指南1 原理圖設(shè)計1原理圖設(shè)計1.1 小系統(tǒng)外部電路要求1.1.1 Clocking 電路通過內(nèi)部的反饋電路與外部的 24MHz 晶體振蕩電路一起推薦晶振連接方式及器件參數(shù)如圖 1-1 所示。系統(tǒng)時鐘電路。選用的電容需要跟晶振的負(fù)

16、載電容匹配，材質(zhì)建議采用 NPO。建議選用 4pin 貼片晶振，其中 2 個 GND 管腳與單板地充分連接，增強(qiáng)系統(tǒng)時鐘抗 ESD 干擾能力。圖1-1 晶體振蕩電路Hi3559CV100 內(nèi)置 RTC，單板需要給 RTC 提供時鐘電路，晶振連接方式及器件參數(shù)如圖 1-2 所示。海思專有和信息文檔版本 01 (2018-12-20)1所有 ©市海思半導(dǎo)體Hi3559CV100 硬件設(shè)計用戶指南1原理圖設(shè)計圖1-2 RTC 推薦晶振連接方式及器件參數(shù)RTC 晶體選型約束：晶體內(nèi)阻不超過 70 k；晶體的最大功耗（DL）為 0.5uW。 電路中的電容取值需要與實(shí)際使用的晶體負(fù)載電容相匹配；

17、不同品牌、不同型號的晶體，其固有的負(fù)載電容參數(shù)可能不同，那么電路中的電容取值也會不同。 系統(tǒng) 24Mhz 時鐘或者 RTC 時鐘使用有源晶體時，從管腳 XIN 或者 RTC_XIN 輸入，管腳XOUT 或者 RTC_XOUT 懸空。若使用 RTC 功能且使用紐扣電池給 RTC 模塊供電時，RTC 電源（AVDD_BAT_RTC） 設(shè)計如圖 1-3 所示，其中 U42 是紐扣電池，D10 和D31 是肖特基二極管，建議二極管的壓降不超過 0.3V。圖1-3 RTC 電源設(shè)計海思專有和信息文檔版本 01 (2018-12-20)2所有 ©市海思半導(dǎo)體Hi3559CV100 硬件設(shè)計用戶指

18、南1 原理圖設(shè)計只要用到實(shí)時顯示時間和斷電保存時間功能以及開關(guān)機(jī)功能，電池或不掉電的電源必須接到 RTC 模塊的電源管腳，RTC 電路需要正常設(shè)計。1.1.2 復(fù)位和 Watchdog 電路主可通過POR_SEL 管腳(BF14)在上電時的狀態(tài)選擇內(nèi)部復(fù)位或外部復(fù)位。當(dāng)POR_SEL 為高電平，選擇內(nèi)部復(fù)位：主上電后由內(nèi)部 POR（Power On Reset）電路對示。 進(jìn)行復(fù)位。如表 1-1 所表1-1 內(nèi)部復(fù)位相關(guān)管腳說明當(dāng)POR_SEL 為低電，選擇外部復(fù)位： 表1-2 外部復(fù)位相關(guān)管腳說明外部復(fù)位使用方式如圖 1-4 所示。海思專有和信息文檔版本 01 (2018-12-20)3所有

19、 ©市海思半導(dǎo)體管腳功能說明AR11WDG_RSTNOD 輸出，必須外置上拉電阻。看門狗生效時， WDG_RSTN 管腳持續(xù)輸出低電平，直到 RST_N 管腳檢測到低電平復(fù)位信號后，才恢復(fù)到高電平。AN11RST_N該管腳為低電平，系統(tǒng)復(fù)位。將 WDG_RSTN 信號接到到外部復(fù)位 的輸入管腳，用于復(fù)位系統(tǒng)， 如圖 1-4 所示。管腳功能說明AR11SYS_RSTN_OUT常態(tài)輸出高電平，在復(fù)位觸發(fā)時，輸出低電平，持續(xù)一段時間（上電復(fù)位時間約 78ms，軟復(fù)位時間約 64ms），恢復(fù)到輸出高電平。輸出復(fù)位信號用于復(fù)位相關(guān)的外設(shè)。AN11-RST_N 無效，可懸空。Hi3559CV10

20、0 硬件設(shè)計用戶指南1 原理圖設(shè)計圖1-4 外部復(fù)位電路連接方式示意圖為確保系統(tǒng)能正常啟動，小系統(tǒng)相關(guān)的外設(shè)（例如：存放 boot 的 FLASH 器件）必須先于或同時與主一起復(fù)位信號，否則可能會出現(xiàn)無法啟動等異常情況。1.1.3 JTAG 接口JTAG 接口信號描述如表 1-3 所示。表1-3 JTAG 接口信號Hi3559CV100 可以通過 TEST_MODE 管腳選擇正常和測試兩種工作模式，具體說明如表 1-4 所示。表1-4 TEST_MODE 模式說明海思專有和信息文檔版本 01 (2018-12-20)4所有 ©市海思半導(dǎo)體TEST_MODE模式說明0正常工作模式1測試

21、模式，實(shí)際設(shè)計中不用該功能信號名信號描述TCKJTAG 時鐘輸入。外接 1K 下拉電阻。TDIJTAG 數(shù)據(jù)輸入。外接 4.7K 上拉電阻。TMSJTAG 模式選擇輸入。外接 4.7K 上拉電阻。TRSTNJTAG 復(fù)位輸入。外接 10K 下拉電阻。TDOJTAG 數(shù)據(jù)輸出。外接 4.7K 上拉電阻。Hi3559CV100 硬件設(shè)計用戶指南1 原理圖設(shè)計JTAG 連接方式及標(biāo)準(zhǔn)連接器管腳定義如圖 1-5 所示。如果使用 JTAG 功能， JTAG_EN 引腳需通過電阻（推薦阻值 4.7k）上拉到 1.8V。圖1-5 JTAG 連接方式+3.3V+1.8VJTAG接口4.7k4.7k4.7k1.

22、8V3.3VTDITDITCKTCKSOCTMSTMSTRSTNTRSTNTDOTDO10k1kJTAG_EN4.7kTEST_MODE10k對于只支持 3.3V 電平的器，需要在Hi3559CV100 的JTAG 接口和器之間增加電平轉(zhuǎn)換電路，將 1.8V 電平信號轉(zhuǎn)成 3.3V 電平信號。1.1.4 電源管理（PMC）電路設(shè)計1.1.4.1 接口介紹電源管理（PMC）模塊用于實(shí)現(xiàn)系統(tǒng)的開機(jī)、關(guān)機(jī)、待機(jī)和喚醒。該模塊的詳細(xì)功能及開關(guān)機(jī)邏輯描述請參考Hi3559A/C V100 ultra-HD Mobile Camera SoC 用戶指南3.12 章節(jié)相關(guān)內(nèi)容。1.1.4.2 電路設(shè)計AVD

23、D_BAT_RTC：RTC 和PMC 的電源。使用 PMC 模塊時，該管腳必須接電池或其他不掉電的電源。AVDD18_RTC_PMC：RTC 和PMC 的電源。VDD_TEST_RTC：RTC 模塊電源測試管腳，可懸空。 海思專有和信息文檔版本 01 (2018-12-20)5所有 ©市海思半導(dǎo)體Level shiftHi3559CV100 硬件設(shè)計用戶指南1 原理圖設(shè)計PWR_RSTN：PMC 的復(fù)位管腳，低電平有效，詳細(xì)設(shè)計參考表 1-5 的注意事項(xiàng)。使用 PMC 模塊時，RTC 模塊必須供電，RTC 時鐘電路必須正常設(shè)計。PWR_BUTTON0/PWR_STARTUP 是開機(jī)檢

24、測信號，PWR_SEQ0PWR_SEQ2 用于使能各路 DC-DC/LDO，PWR_SEQ0 用于使能Sensor Hub 電源，PWR_SEQ2 用于使能 3.3V、1.8V 和 1.2V 電源，PWR_SEQ1 用于使能四路 core 電源。PWR_EN0PWR_EN2 用于使能 WIFI 或 BT 模塊等需要待機(jī)工作的模塊， PWR_WAKEUP0PWR_WAKEUP2 用于接收喚醒信號。 1.1.5 Sensor Hub 電路設(shè)計AVDD18_SHUB_LSADC1：Sensor Hub 模塊的 ADC 電源，接 1.8V Sensor Hub 電源。DVDD18_SENHUB：Sen

25、sor Hub 模塊工作電源，接 1.8V Sensor Hub 電源。 AVDD18_ULPFLL：Sensor Hub 模塊 PLL 電源，通過磁珠Hub 電源。對接 1.8V Sensor DVDD_SENHUB_LDO_DECAP：Sensor Hub LDO DECAP 管腳，外接電容(推薦1uF)到地。 若使用 Sensor Hub 待機(jī)，則需要提供一路的電源給 Sensor Hub 使用；如果不使用Sensor Hub 的待機(jī)功能，建議把 Sensor Hub 的電源與 SOC 的數(shù)字電源 1.8V 合并。具體 Sensor Hub 功能描述請查看Hi3559A/C V100 u

26、ltra-HD Mobile Camera SoC 用戶指南3.13 章節(jié)。1.1.6 待機(jī)場景下 RTC&PMC&Sensor Hub 的電源方案在不同的待機(jī)工作狀態(tài)下，RTC、PMC、Sensor Hub 有如下幾種組合，不同組合下的電源方案如表 1-5 所示。表1-5 不同待機(jī)工作狀態(tài)下 RTC&PMC&Sensor Hub 電源方案海思專有和信息文檔版本 01 (2018-12-20)6所有 ©市海思半導(dǎo)體方案工作狀態(tài)電源管腳處理方式備注RTCPMCSensor HubAVDD_BAT_R TCAVDD18_RTC_PM CDVDD18_SEN

27、H UB1不用不用不用懸空待機(jī)時下電，與 DVDD18 合并供電2使用不用不用接電池或者其他不下電的電源（1.6-3.6V）待機(jī)時下電，與 DVDD18 合并供電3使用使用不用合并供電，待機(jī)時不下電，接的不下電的電源（1.8V）待機(jī)時下電，與DVDD18 合并供電待機(jī)時比方案 4 的電流約大 100uA4使用使用不用待機(jī)時不下 電，接的不下電的電源待機(jī)時下電，與 DVDD18 合并供電需增加一路待機(jī)時不掉電的 1.8V 電Hi3559CV100 硬件設(shè)計用戶指南1 原理圖設(shè)計在表 1-5 中：方案 1：PWR_RSTN、PWR_BUTTON0、PWR_SEQ0/1/2、PWR_EN0/1/2

28、可懸空。方案 2：PWR_RSTN 不能外接上拉電阻，只接一個電容（容值大于等于 4.7uF）到地，PWR_BUTTON0、PWR_SEQ0/1/2、PWR_EN0/1/2 可懸空。方案 3：PWR_RSTN 外接 RC（推薦R=10K），C=4.7uF）電路，其中電阻上拉到AVDD_BAT_RTC 和 AVDD18_RTC_PMC 的電源，PWR_BUTTON0 接按鍵，無需接上拉電阻或電容到地，PWR_SEQ0/1/2 接 1uF 電容到地，PWR_EN0/1/2 可直 連。方案 4：PWR_RSTN 外接 RC（推薦R=10K，C=4.7uF）電路，其中電阻上拉到待機(jī)時不掉電的 1.8V

29、 電源；PWR_BUTTON0 通過電阻（10K）上拉到待機(jī)時不掉電的 1.8V 電源，同時通過 100nF 電容下拉到地，PWR_SEQ0/1/2 和PWR_EN0/1/2 分別串RC（R=1.5K,C=1uF）電路；VDD_TEST_RTC 管腳接一個 2.2uF 上拉電容到待機(jī)時不掉電的 3.3V 電源和一個 4.7uF 下拉電容到地。方案 5：PWR_RSTN、PWR_BUTTON0、PWR_SEQ0/1/2、PWR_EN0/1/2 的處理方式同方案 3。 1.1.7 Hi3559CV100 硬件初始化系統(tǒng)配置電路Hi3559CV100 上電初始化的過程中，根據(jù)配置管腳的上下拉電阻狀態(tài)

30、來進(jìn)行確定各部分的工作模式。硬件配置信號描述如下表 1-6 所示。表1-6 信號描述海思專有和信息文檔版本 01 (2018-12-20)7所有 ©市海思半導(dǎo)體信號名方向說明JTAG_ENIJTAG debug 選擇。0：Disable JTAG； 1：Enable JTAG。TEST_MODEI功能模式和測試模式選擇。0：功能模式；1：測試模式。方案工作狀態(tài)電源管腳處理方式備注RTCPMCSensor HubAVDD_BAT_R TCAVDD18_RTC_PM CDVDD18_SENH UB（3.0-3.3V）源5使用使用使用合并供電，待機(jī)時不下電，接的不下電的電源（1.8V）待機(jī)

31、時不下電， 接 的不下電的電源（1.8V）-Hi3559CV100 硬件設(shè)計用戶指南1原理圖設(shè)計海思專有和信息文檔版本 01 (2018-12-20)8所有 ©市海思半導(dǎo)體信號名方向說明BOOT_SEL1:0IBOOT 源的選擇。00：從 SPI FLASH 啟動01：從 NAND FLASH 啟動10：從 EMMC 啟動11：從 UFS 啟動SFC_DEVICE_MODEISPI FLASH 器件選擇。0：SPI NOR FLASH1：SPI NAND FLASHSFC_EMMC_BOOT_M ODEI如果 BOOT_SEL1:0=00， SFC_DEVICE_MODE=0，SFC

32、_EMMC_BOOT_MODE 的狀態(tài)表明了 SPI NOR FLASH 的 boot 模式選擇：0：3 Byte address mode 1：4 Byte address mode如果 BOOT_SEL1:0=00， SFC_DEVICE_MODE=1，SFC_EMMC_BOOT_MODE 的狀態(tài)表明了 SPI NAND FLASH 的 boot 模式選擇：0：1 I/O boot mode 1：4 I/O boot mode如果 BOOT_SEL1:0=10，SFC_EMMC_BOOT_MODE 的狀態(tài)表明了 EMMC的 boot 模式選擇： 0：4 bit boot mode 1：8

33、bit boot modeBOOT_SEL2IBOOTROM 啟動選擇。0：按照 BOOT_SEL1:0設(shè)定的方式啟動；1：從 BOOTROM 啟動。注：當(dāng)選擇從 BOOTROM 啟動時，將會啟動串口通信機(jī)制，通過串口與 PC 端相應(yīng)的軟件建立通信，boot 程序后完成啟動；如果在BOOTROM 啟動時與串口通信超時未響應(yīng)，系統(tǒng)跳轉(zhuǎn)至 FLASH 啟動，F(xiàn)LASH 類型與BOOT_SEL1:0管腳配置相關(guān)。BOOT_SEL3I啟動 CPU 選擇。0：從A53MP Core0 啟動；1：從A53UP 啟動。Hi3559CV100 硬件設(shè)計用戶指南1原理圖設(shè)計表 1-6 中所列的系統(tǒng)配置管腳有部分

34、與 SENSOR_HS/VS 復(fù)用。如果這些管腳和外設(shè)器件的信號管腳有連接，那么必須在該信號上設(shè)計上下拉電阻來確定配置管腳的初始狀態(tài)，電阻阻值推薦 4.7k，須確保外設(shè)器件不要影響上述的配置管腳的初始狀態(tài)。1.1.8 DDR 電路設(shè)計1.1.8.1 接口介紹接口支持 DDR4/LPDDR4。主有兩個 DDRC，每個 DDRC 有 16bit 地址線，32bit 數(shù)據(jù)線，可支持對接2PCS 16bit 位寬 DDR4 顆粒或 4PCS 8bit 位寬DDR4 顆粒，或者 1PCS 32bit 位寬LPDDR4。具體規(guī)格請參考Hi3559A/C V100 ultra-HD Mobile Camer

35、a SoC 用戶指南第 4 章節(jié)的內(nèi)容。 海思專有和信息文檔版本 01 (2018-12-20)9所有 ©市海思半導(dǎo)體信號名方向說明BOOT_SEL4IPCIe 從啟動使能。0：啟動模式；1：PCIe 從啟動模式。PCIE_DEEMPH_SELIPCIe PHY 去加重參數(shù)選擇。0：-3.5dB；1：-6dB。PCIE_REFCLK_SELIPCIe PHY 參考時鐘源選擇。0：選擇內(nèi)部時鐘；1：選擇外部時鐘。UPDATE_MODE_NI升級模式，低有效。在上電復(fù)位時此信號低電平將引導(dǎo)系統(tǒng)進(jìn)入 BOOTROM 升級模式。PCIE_USB3_MODE1:0I用于設(shè)定PCIe/USB3

36、多功能接口的復(fù)用模式。00：PCIe X2 模式；01：PCIe X1 + USB3 P1；10：USB3 P0 + USB3 P1；其它：保留。POR_SELI復(fù)位選擇。0：外部復(fù)位；1：內(nèi)部POR。Hi3559CV100 硬件設(shè)計用戶指南1 原理圖設(shè)計1.1.8.2 DDR 拓?fù)浣Y(jié)構(gòu)Hi3559CV100 DDR 支持 DDR4/LPDDR4，對接不同的 DDR 顆粒時，采用不同的線序，管腳的 SWAP 信息如表 1-7 所示。表1-7 管腳 SWAP 信息海思專有和信息文檔版本 01 (2018-12-20)10所有 ©市海思半導(dǎo)體Pin numPin name信號名4PCS1

37、6bit DDR48PCS8bit DDR42PCS LPDDR4E9DDR0_A0DDR0_A0DDR0_A10DDR0_CA0_AE13DDR0_A1DDR0_A1DDR0_BA0DDR0_CA3_AD8DDR0_A2DDR0_A2DDR0_A14DDR0_CA1_AF14DDR0_A3DDR0_A3DDR0_A8DDR0_CA5_BC15DDR0_A4DDR0_A4DDR0_A6DDR0_CA5_AB8DDR0_A5DDR0_A5DDR0_A5NCC7DDR0_A6DDR0_A6DDR0_ACTDDR0_CA1_BB6DDR0_A7DDR0_A7DDR0_A7NCA7DDR0_A8DDR

38、0_A8DDR0_A9NCA9DDR0_A9DDR0_A9DDR0_A1DDR0_CKE1_BB12DDR0_A10DDR0_A10DDR0_BG1DDR0_ODT_CA_AA5DDR0_A11DDR0_A11DDR0_A13DDR0_CA0_BA13DDR0_A12DDR0_A12DDR0_A15DDR0_CS1_AC5DDR0_A13DDR0_A13DDR0_A12NCF16DDR0_A14DDR0_A14DDR0_A11DDR0_CA4_AA11DDR0_A15DDR0_A15DDR0_A3DDR0_CS1_BC11DDR0_A16DDR0_A16DDR0_A4DDR0_CA2_AF12

39、DDR0_ACTDDR0_ACTDDR0_A0DDR0_CA4_BE11DDR0_BA0DDR0_BA0DDR0_BG0NCD14DDR0_BA1DDR0_BA1DDR0_A2DDR0_CA3_BB10DDR0_BG0DDR0_BG0DDR0_BA1DDR0_CA2_BE5DDR0_BG1DDR0_BG1DDR0_A16NCB16DDR0_CKE0DDR0_CKE0DDR0_CKE0DDR0_CKE1_AF10DDR0_CKE1DDR0_CKE1DDR0_CKE1DDR0_CKE0_BHi3559CV100 硬件設(shè)計用戶指南1原理圖設(shè)計海思專有和信息文檔版本 01 (2018-12-20)11

40、所有 ©市海思半導(dǎo)體Pin numPin name信號名4PCS16bit DDR48PCS8bit DDR42PCS LPDDR4A15DDR0_CS0_NDDR0_CS0_NDDR0_CS0_NDDR0_CKE0_AE7DDR0_CS1_NDDR0_CS1_NDDR0_CS1_NDDR0_CS0_BB14DDR0_ODT0DDR0_ODT0DDR0_ODT0DDR0_CS0_AG9DDR0_ODT1DDR0_ODT1DDR0_ODT1DDR0_ODT_CA_BC3DDR0_RESET_ NDDR0_RESET_NDDR0_RESET_ NDDR0_RESET_NB4DDR0_ZQ

41、DDR0_ZQDDR0_ZQDDR0_ZQD26DDR0_DQ0DDR0_DQ0DDR0_DQ0DDR0_DQ3_AD30DDR0_DQ1DDR0_DQ1DDR0_DQ3DDR0_DQ6_AF26DDR0_DQ2DDR0_DQ2DDR0_DQ2DDR0_DQ5_AB26DDR0_DQ3DDR0_DQ3DDR0_DQ13DDR0_DQ13_AC27DDR0_DQ4DDR0_DQ4DDR0_DQ4DDR0_DQ4_AE29DDR0_DQ5DDR0_DQ5DDR0_DQ7DDR0_DQ2_AF28DDR0_DQ6DDR0_DQ6DDR0_DQ6DDR0_DQ8_AA25DDR0_DQ7DDR0_DQ

42、7DDR0_DQ9DDR0_DQ12_AB28DDR0_DQ8DDR0_DQ8DDR0_DQ15DDR0_DQ10_AF32DDR0_DQ9DDR0_DQ9DDR0_DQ8DDR0_DQ1_AA29DDR0_DQ10DDR0_DQ10DDR0_DQ14DDR0_DQ14_AC31DDR0_DQ11DDR0_DQ11DDR0_DQ1DDR0_DQ7_AA27DDR0_DQ12DDR0_DQ12DDR0_DQ11DDR0_DQ11_AB32DDR0_DQ13DDR0_DQ13DDR0_DQ12DDR0_DQ15_AB30DDR0_DQ14DDR0_DQ14DDR0_DQ10DDR0_DQ9_AF3

43、0DDR0_DQ15DDR0_DQ15DDR0_DQ5DDR0_DQ0_AF20DDR0_DQ16DDR0_DQ16DDR0_DQ22DDR0_DQ4_BB20DDR0_DQ17DDR0_DQ17DDR0_DQ31DDR0_DQ9_BD18DDR0_DQ18DDR0_DQ18DDR0_DQ20DDR0_DQ6_BA19DDR0_DQ19DDR0_DQ19DDR0_DQ27DDR0_DQ8_BF18DDR0_DQ20DDR0_DQ20DDR0_DQ18DDR0_DQ5_BB18DDR0_DQ21DDR0_DQ21DDR0_DQ29DDR0_DQ14_BHi3559CV100 硬件設(shè)計用戶指南1原

44、理圖設(shè)計海思專有和信息文檔版本 01 (2018-12-20)12所有 ©市海思半導(dǎo)體Pin numPin name信號名4PCS16bit DDR48PCS8bit DDR42PCS LPDDR4E17DDR0_DQ22DDR0_DQ22DDR0_DQ16DDR0_DQ7_BA17DDR0_DQ23DDR0_DQ23DDR0_DQ25DDR0_DQ15_BF24DDR0_DQ24DDR0_DQ24DDR0_DQ23DDR0_DQ0_BB24DDR0_DQ25DDR0_DQ25DDR0_DQ24DDR0_DQ12_BF22DDR0_DQ26DDR0_DQ26DDR0_DQ21DDR0

45、_DQ1_BB22DDR0_DQ27DDR0_DQ27DDR0_DQ26DDR0_DQ11_BD22DDR0_DQ28DDR0_DQ28DDR0_DQ17DDR0_DQ3_BA23DDR0_DQ29DDR0_DQ29DDR0_DQ28DDR0_DQ13_BE21DDR0_DQ30DDR0_DQ30DDR0_DQ19DDR0_DQ2_BA21DDR0_DQ31DDR0_DQ31DDR0_DQ30DDR0_DQ10_BA31DDR0_DM0DDR0_DM0DDR0_DM0DDR0_DMI1_AE25DDR0_DM1DDR0_DM1DDR0_DM1DDR0_DMI0_AC23DDR0_DM2DDR0

46、_DM2DDR0_DM2DDR0_DMI1_BC19DDR0_DM3DDR0_DM3DDR0_DM3DDR0_DMI0_BH18DDR0_CLK0_NDDR0_CLK0_NDDR0_CLK0_ NDDR0_CK_C_AK18DDR0_CLK0_PDDR0_CLK0_PDDR0_CLK0_PDDR0_CK_T_AJ13DDR0_CLK1_NNCNCDDR0_CK_C_BG13DDR0_CLK1_PNCNCDDR0_CK_T_BH26DDR0_DQS0_NDDR0_DQS0_NDDR0_DQS0_ NDDR0_DQS0_C_ AK26DDR0_DQS0_PDDR0_DQS0_PDDR0_DQS0_

47、PDDR0_DQS0_T_ AH30DDR0_DQS1_NDDR0_DQS1_NDDR0_DQS1_ NDDR0_DQS1_C_ AK30DDR0_DQS1_PDDR0_DQS1_PDDR0_DQS1_PDDR0_DQS1_T_ AH20DDR0_DQS2_NDDR0_DQS2_NDDR0_DQS2_ NDDR0_DQS0_C_ BK20DDR0_DQS2_PDDR0_DQS2_PDDR0_DQS2_PDDR0_DQS0_T_ BH24DDR0_DQS3_NDDR0_DQS3_NDDR0_DQS3_DDR0_DQS1_C_Hi3559CV100 硬件設(shè)計用戶指南1原理圖設(shè)計海思專有和信息文檔版

48、本 01 (2018-12-20)13所有 ©市海思半導(dǎo)體Pin numPin name信號名4PCS16bit DDR48PCS8bit DDR42PCS LPDDR4NBK24DDR0_DQS3_PDDR0_DQS3_PDDR0_DQS3_PDDR0_DQS1_T_ BJ5DDR1_A0DDR1_A0DDR1_A10DDR1_CA0_AN5DDR1_A1DDR1_A1DDR1_BA0DDR1_CA4_AH4DDR1_A2DDR1_A2DDR1_A14DDR1_CA1_AP6DDR1_A3DDR1_A3DDR1_A8DDR1_CA5_AR3DDR1_A4DDR1_A4DDR1_A6DDR1_CA5_BH2DDR1_A5DDR1_A5DDR1_A5NCG3DDR1_A6DDR1_A6DDR1_ACTDDR1_CA1_BF2DDR1_A7DDR1_A7DDR1_A7NCG1DDR1_A8DDR1_A8DDR1_A9NCJ1DDR1_A9DDR1_A9DDR1_A1DDR1_CS1_BM2DDR1_A10DDR1_A10DDR1_BG1D