8位序列檢測(cè)器的設(shè)計(jì)

1、八位序列檢測(cè)器設(shè)計(jì)摘要:序列檢測(cè)器多用于通信系統(tǒng)中對(duì)禁用碼的檢測(cè)，或者是對(duì)所需信號(hào)的提取，即一旦檢測(cè)到所需信號(hào)就輸出高電平，這在數(shù)字通信領(lǐng)域有廣泛的應(yīng)運(yùn)。本文介紹了一種采用單片PGA芯片進(jìn)展脈沖序列檢測(cè)器的設(shè)計(jì)方法，主要闡述如何使用新興的EDA器件取代傳統(tǒng)的電子設(shè)計(jì)方法，利用FPGA的可編程性，簡(jiǎn)潔而乂多變的設(shè)計(jì)方法，縮短了研發(fā)周期，同時(shí)使設(shè)計(jì)的電路體積更小功能更強(qiáng)大。本次課程設(shè)計(jì)設(shè)計(jì)出能夠檢測(cè)序列“11010011”的序列檢測(cè)器，并以此來(lái)描述序列檢測(cè)器的設(shè)計(jì)過(guò)程和基于FPGA的軟件仿真。最后通過(guò)QuartusII的波形輸出對(duì)設(shè)計(jì)方案進(jìn)展檢測(cè)，在硬件調(diào)試經(jīng)檢測(cè)輸出正確設(shè)計(jì)符合要求。關(guān)鍵詞：VH

2、DL序列檢測(cè)QuartusUFPGAAbstract:Sequencedetectorsystemusedformunicationonthedetectioncodedisabled,oristheextractionofthedesiredsignal,thatis,oncedetected,therequiredhighoutputsignal,whichinthebroadfieldofdigitalmunicationstobetransported.ThispaperpresentsasingleFPGAchipwiththedetectorpulsesequencedesignm

3、ethod,mainlyonhowtousenewdevicetoreplacethetraditionalEDAelectronicdesign,theuseofFPGA'sprogrammability,conciseandchangingthedesignmethodshortensthedevelopmentcycle,whileallowingsmallercircuitdesignandmorepowerful.Thecurriculumisdesignedtodetectsequence"11010011"sequencedetectors,andde

4、tectorinordertodescribethesequenceofthedesignprocessandFPGA-basedsoftwaresimulation.Finally,theoutputofthewaveformQuartusIIdesigntesting,debuggingthehardwaredesignhasbeentestedandmeettherequirementsofthecorrectoutput.FPGAKeywords：VHDLSequencedetectionQuartusU目錄2. 1前言11.1課題設(shè)計(jì)背景1總體方案設(shè)計(jì)22.1方案比擬23. 2.2兩

5、種方案的論證與比擬3單元模塊設(shè)計(jì)43.1序列信號(hào)發(fā)生器43.2序列檢測(cè)器63.3計(jì)數(shù)器73.4頂層文件設(shè)計(jì)84系統(tǒng)調(diào)試與驗(yàn)證94.1待測(cè)序列的輸入94.2時(shí)序仿真114.3結(jié)果分析125總結(jié)與體會(huì)136辭147參考文獻(xiàn)151前言1.1課題設(shè)計(jì)背景隨著數(shù)字通信的廣泛應(yīng)用，可編程邏輯器件容量、功能的不斷擴(kuò)大，集成電路的設(shè)計(jì)已經(jīng)進(jìn)入片上系統(tǒng)（SOC卿專(zhuān)用集成電路（ASIC*勺時(shí)代。由于硬件描述語(yǔ)言VHDL可讀性、可移植性、支持對(duì)大規(guī)模設(shè)計(jì)的分解和對(duì)已有設(shè)計(jì)的再利用等強(qiáng)大功能，迅速出現(xiàn)在各種電子設(shè)計(jì)自動(dòng)化（EDA海統(tǒng)中，先進(jìn)的開(kāi)發(fā)工具使整個(gè)系統(tǒng)設(shè)計(jì)調(diào)試周期大縮短。利用硬件描述語(yǔ)言（如VHDL床完成對(duì)系

6、統(tǒng)硬件功能的描述，在EDA工具的幫助下通過(guò)波形仿真得到時(shí)序波形，這樣就使得對(duì)硬件的設(shè)計(jì)和修改正程軟件化，提高了大規(guī)模系統(tǒng)設(shè)計(jì)的自動(dòng)化程度。傳統(tǒng)的脈沖序列檢測(cè)器，它的實(shí)現(xiàn)方法是把一個(gè)算法轉(zhuǎn)化為一個(gè)實(shí)際數(shù)字邏輯電路的過(guò)程。在這個(gè)過(guò)程中，我們所得到的結(jié)果大概一致，但是在具體設(shè)計(jì)方法和性?xún)r(jià)比上存在著一定的差異，存在電路設(shè)計(jì)復(fù)雜，體積大，抗十?dāng)_能力差以及設(shè)計(jì)困難、設(shè)計(jì)周期長(zhǎng)等缺點(diǎn)。而利用FPGA乍為硬件電路，采用VHDL等硬件描述語(yǔ)言對(duì)硬件的功能進(jìn)展編程，加快了系統(tǒng)的研發(fā)進(jìn)程，采用數(shù)字化的控制方式，大幅度提高了邏輯控制的準(zhǔn)確度，實(shí)時(shí)控制效果好，實(shí)踐證明，F(xiàn)PGA芯片可以代替?zhèn)鹘y(tǒng)的復(fù)雜的電路，而且可以大比

7、例地縮小了電路的硬件規(guī)模，提高了集成度，降低開(kāi)發(fā)本錢(qián)，提高系統(tǒng)的可靠性，為脈沖序列檢測(cè)器電路的設(shè)計(jì)開(kāi)辟了新的天地。脈沖序列檢測(cè)器在現(xiàn)代數(shù)字通信系統(tǒng)中發(fā)揮著重要的作用，通過(guò)中小規(guī)模的數(shù)字集成電路構(gòu)成的傳統(tǒng)脈沖序列檢測(cè)器電路往往存在電路設(shè)計(jì)復(fù)雜體積大、抗十?dāng)_能力差以及設(shè)計(jì)困難、設(shè)計(jì)周期長(zhǎng)等缺點(diǎn)。因此脈沖序列檢測(cè)器電路的模塊化、集成化已成為開(kāi)展趨勢(shì)，它不僅可以使系統(tǒng)體積減小、重量減輕且功耗降低、同時(shí)可使系統(tǒng)的可靠性大大提高。隨著電子技術(shù)的開(kāi)展，特別是專(zhuān)用集成電路(ASIC段計(jì)技術(shù)的日趨完善，數(shù)字化的電子自動(dòng)化設(shè)計(jì)(EDA區(qū)具給電子設(shè)計(jì)帶來(lái)了巨大變革，尤其是硬件描述語(yǔ)言的出現(xiàn)，解決了傳統(tǒng)電路原理圖設(shè)計(jì)

8、系統(tǒng)工程的諸多不便。隨著ASIC技術(shù)、EDA技術(shù)的不斷完善和開(kāi)展以及VHDLHDL等通用性好、移植性強(qiáng)的硬件描述語(yǔ)言的普及，F(xiàn)PGA可編程邏輯器件必將在現(xiàn)代數(shù)字應(yīng)用系統(tǒng)中得到廣泛的應(yīng)用，發(fā)揮越來(lái)越重要的作用。2.總體方案設(shè)計(jì)通過(guò)查閱大量相關(guān)技術(shù)資料，并結(jié)合自己的實(shí)際知識(shí)，我們主要提出了兩種技術(shù)方案來(lái)實(shí)現(xiàn)系統(tǒng)功能。下面我將首先對(duì)這兩種方案的組成框圖和實(shí)現(xiàn)原理分別進(jìn)展說(shuō)明，并分析比擬它們的優(yōu)劣2.1方案比擬2.1.1方案一工作原理：基丁FPGA勺多路脈沖序列檢測(cè)器的設(shè)計(jì)方案，使用VHDL語(yǔ)言設(shè)計(jì)時(shí)序邏輯電路，先設(shè)計(jì)序列發(fā)生器產(chǎn)生序列：101101000110101Q再設(shè)計(jì)序列檢測(cè)器，檢測(cè)序列發(fā)生器

9、產(chǎn)生序列，假設(shè)檢測(cè)到信號(hào)與預(yù)置待測(cè)信號(hào)一樣，那么輸出“1”,否那么輸出“0”,并且將檢測(cè)到的信號(hào)的顯示出來(lái)。系統(tǒng)框圖如下圖：時(shí)鐘輸入模塊序列輸入模塊序列檢測(cè)判斷模塊計(jì)數(shù)模塊結(jié)果輸出模塊圖2.12.1.2萬(wàn)案二工作原理：使用proteus軟件進(jìn)展仿真，先畫(huà)出原始狀態(tài)圖和狀態(tài)表，在根據(jù)狀態(tài)圖使用D觸發(fā)器，與門(mén)，或門(mén)以及非門(mén)等元件畫(huà)出時(shí)序邏輯圖，再根據(jù)結(jié)果譯碼，最后使用LED燈顯示結(jié)果系統(tǒng)框圖如下圖:圖2.22.2兩種方案的論證與比擬第一種方案使用quartus軟件進(jìn)展仿真和驗(yàn)證，直接輸入源代碼比擬簡(jiǎn)單方便，并且還可以檢測(cè)其他的序列，只需要修改一局部代碼就可以實(shí)現(xiàn)。方案二使用proetus軟件進(jìn)展仿

10、真和驗(yàn)證，需要先進(jìn)展復(fù)雜的狀態(tài)圖分析，如果需要檢測(cè)的序列過(guò)長(zhǎng)就會(huì)造成原理圖連接過(guò)丁復(fù)雜，不易實(shí)現(xiàn)。而且一旦原理圖連接好久只能檢測(cè)一種序列，如果要檢測(cè)其他序列就要重新連圖。通過(guò)比擬發(fā)現(xiàn)第一種方案明顯優(yōu)丁第二種方案，因此選擇第一種方案。3.單元模塊設(shè)計(jì)主要介紹系統(tǒng)各單元模塊的具體功能、電路構(gòu)造、工作原理、以及各個(gè)單元模塊之間的聯(lián)接關(guān)系；同時(shí)本節(jié)也會(huì)對(duì)相關(guān)電路中的參數(shù)計(jì)算、元器件選擇、以及核心器件進(jìn)展必要說(shuō)明。3.1序列信號(hào)發(fā)生器序列信號(hào)是指在同步脈沖作用下循環(huán)地產(chǎn)生一申周期性的二進(jìn)制信號(hào)。利用狀態(tài)機(jī)設(shè)計(jì)，首先定義一個(gè)數(shù)據(jù)類(lèi)型FSM_ST它的取值為st0到st15的16個(gè)狀態(tài)。REGs0s1s2s3

11、s4s5s6s7Q10110100REGs8s9s10s11s12s13s14s15Q01101010表3.1序列信號(hào)發(fā)生器的代碼如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYSHKISPORT(CLK,RST:INSTD_LOGIC;CO:OUTSTD_LOGIC);ENDSHK;ARCHITECTUREbehavOFSHKISTYPEFSM_STIS(s0,s1,s2,s3,s4,s5,s6,s7,s8,s9,s10,s11,s12,s13,s14,s15);SIGNALREG:FSM_ST;SIGNALQ:STD_LOGIC;BEGINP

12、ROCESS(CLK,RST)BEGINIFRST='1'THENREG<=s0;Q<='0'ELSIFCLK'EVENTANDCLK='1'THENCASEREGISWHENs0=>Q<='1'REG<=s1;WHENs1=>Q<='0'REG<=s2;WHENs2=>Q<='1'REG<=s3;WHENs3=>Q<='1'REG<=s4;WHENs4=>Q<='0

13、9;REG<=s5;WHENs5=>Q<='1'REG<=s6;WHENs6=>Q<='0'REG<=s7;WHENs7=>Q<='0'REG<=s8;WHENs8=>Q<='0'REG<=s9;WHENs9=>Q<='1'REG<=s10;WHENs10=>Q<='1'REG<=s11;WHENs11=>Q<='0'REG<=s12;WHENs12=&

14、gt;Q<='1'REG<=s13;WHENs13=>Q<='0'REG<=s14;WHENs14=>Q<='1'REG<=s15;WHENs15=>Q<='0'REG<=s0;WHENOTHERS=>REG<=s0;Q<='0'ENDCASE;ENDIF;ENDPROCESS;CO<=Q;ENDbehav;轉(zhuǎn)化成可調(diào)用的元件:圖3.1vlaiteiTimeBar15.&5ns土PointinValueat1568m波

15、形仿真如下:79696nsIn誠(chéng)sM78131mSumEnd:n3E0,0m640.0g96D0L/31.G«nn.nnnnnnnnnnnnnnnnnnrJ圖3.23.2序列檢測(cè)器脈沖序歹0檢測(cè)起可用丁檢測(cè)一組或多組二進(jìn)制碼組成的脈沖序歹0信號(hào)，當(dāng)序歹0檢測(cè)器連續(xù)接收到一組穿行二進(jìn)制碼后，如果這組碼與檢測(cè)器中預(yù)先設(shè)置的碼一樣，那么輸出1,否那么輸出0。由丁這種檢測(cè)的關(guān)鍵在丁正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次的正確碼及正確的序列，直到連續(xù)的檢測(cè)中所收到的每一位碼都與預(yù)置數(shù)的對(duì)應(yīng)碼一樣。在檢測(cè)過(guò)程中，任何一位不相等將回到初始狀態(tài)重新開(kāi)場(chǎng)檢測(cè)。序列檢測(cè)器的代碼如下：li

16、braryieee;useieee.std_logic_1164.all;entitySCHK1isport(datain,clk:instd_logic;t:instd_logic_vector(4downto0);q:outstd_logic;cq:outstd_logic_vector(4downto0);endSCHK1;architecturert1ofSCHK1issignalreg:std_logic_vector(4downto0);beginprocess(clk)variablet1:std_logic_vector(4downto0);beginifclk'eve

17、ntandclk='1'thenreg(0)<=datain;reg(4downto1)<=reg(3downto0);endif;t1:=t;ifreg=t1thenq<='1'elseq<='0'cq<=reg;endif;endprocess;endrt1;轉(zhuǎn)化成可調(diào)用的元件:圖3.3波形仿真如下:圖3.43.3計(jì)數(shù)器0、利用序列檢測(cè)器產(chǎn)生的信號(hào)1和0作為計(jì)數(shù)器模塊的時(shí)鐘信號(hào)，產(chǎn)生的信號(hào)1變化，形成類(lèi)似的CLK信號(hào)，實(shí)現(xiàn)計(jì)數(shù)器計(jì)數(shù)。計(jì)數(shù)器的代碼如下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1

18、164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITYCOUNTISPORT(CLK,EN,RST:INSTD_LOGI(Q1:OUTSTD_LOGIC_VECTOR(3DOWNTO0);Q2:OUTSTD_LOGIC_VECTOR(3DOWNTO0);COUT:OUTSTD_LOGICENDENTITYCOUNT;ARCHITECTUREONEOFCOUNTISBEGINPROCESS(CLK,EN,RST)VARIABLECQI:STD_LOGIC_VECTOR(7DOWNTO0);BEGINIFRST='1'THENCQI:=(OTHE

19、RS=>'0');ELSIFCLK'EVENTANDCLK='1'THENIFEN='1'THENIFCQI<153THENIFCQI(3DOWNTO0)=9THENCQI:=CQI+7;-高位進(jìn)位ELSECQI:=CQI+1;ENDIF;ELSECQI:=(OTHERS=>'0');ENDIF;ENDIF;ENDIF;IFCQI=153THENCOUT<='1'ELSECOUT<='0'ENDIF;Q1<=CQI(3DOWNTO0);Q2<=CQI

20、(7DOWNTO4);ENDPROCESSCOUNT;ENDARCHITECTUREONE;轉(zhuǎn)化成可調(diào)用的元件:波形仿真如下:MasteiTimeEar；17.275ms，F(xiàn)uirler101.45nsInteivaL164.18nsStart:UTTCOENRS5亞|3±Valueat12&heB10B10D1B00000ODJps80.Jns18U.0nsZ40.0m320.0m4IJ0.0nw48U.Umiiii_i1Y."27Sdfirm口FinnnnnIIIIIIIIIIIII(I|IIIIiIIJIIIIIIIIIIItlIIIIIIIIIlIOn6圖3

21、.63.4頂層文件設(shè)計(jì)通過(guò)前面的準(zhǔn)備，我們已經(jīng)得到了全部所需要的3個(gè)模塊，即序列信號(hào)發(fā)生器、序列檢測(cè)器、計(jì)數(shù)器。在此，我們運(yùn)用原理圖法來(lái)生成頂層實(shí)體。具體的實(shí)現(xiàn)方法是，將上述3個(gè)模塊，通過(guò)我們的設(shè)計(jì)軟件，生成可以移植，調(diào)用的原理圖文件，在將其在頂層設(shè)計(jì)中直接調(diào)用即可。本次設(shè)計(jì)生成的頂層實(shí)體如下列圖所示：圖3.74系統(tǒng)調(diào)試與驗(yàn)證4.1待測(cè)序列的輸入輸入檢測(cè)的8位序列“11001011程序如下:libraryieee;useieee.std_logic_1164.all;entitySCHK1isport(din,clk,clr:instd_logic;pre_load:instd_logic_v

22、ector(7downto0);ab:outstd_logic_vector(3downto0);endSCHK1;architecturebehavofSCHK1issignalq:integerrange0to8;signald:std_logic_vector(7downto0);beginD<=pre_load;-置入待檢測(cè)序歹Uprocess(clk,clr)beginifclr='1'thenq<=0;elsifclk'eventandclk='1'thencaseqiswhen0=>ifdin=d(7)thenq<=

23、1;elseq<=0;endif;when1=>ifdin=d(6)thenq<=2;elseq<=0;endif;when2=>ifdin=d(5)thenq<=3;elseq<=0;endif;when3=>ifdin=d(4)thenq<=4;elseq<=0;endif;when4=>ifdin=d(3)thenq<=5;elseq<=0;endif;when5=>ifdin=d(2)thenq<=6;elseq<=0;endif;when6=>ifdin=d(1)thenq<=

24、7;elseq<=0;endif;when7=>ifdin=d(0)thenq<=8;elseq<=0;endif;whenothers=>q<=0;endcase;endif;endprocess;process(q)beginifq=8thenab<=1;elseab<=0;endif;endprocess;endbehav;轉(zhuǎn)化成可調(diào)用的元件:4.2時(shí)序仿真圖4.1置入待檢測(cè)序列:圖4.2仿真結(jié)果:圖4.34.3結(jié)果分析：1. 根據(jù)序列檢測(cè)器的輸出端q可以看出，當(dāng)檢測(cè)器檢測(cè)到申行信號(hào)與預(yù)置的序列信號(hào)一樣時(shí),q那么輸出“A"，沒(méi)有檢

25、測(cè)到，q那么輸出“B”;根據(jù)計(jì)數(shù)器的輸出端Q1可以看出，Q1將序列檢測(cè)器檢測(cè)到的序列信號(hào)的數(shù)目顯示出來(lái)。通過(guò)仿真結(jié)果還可以看到，輸出的波形出現(xiàn)了一些毛刺，這是因?yàn)樾盘?hào)在FPGA器件過(guò)邏輯單元連線時(shí)，一定存在延時(shí)。延時(shí)的大小不僅和連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，而且也和器件的制造工藝、工作環(huán)境等有關(guān)。因此，信號(hào)在器件中傳輸?shù)臅r(shí)候，所需要的時(shí)間是不能準(zhǔn)確估計(jì)的，當(dāng)多路信號(hào)同時(shí)發(fā)生跳變的瞬間，就產(chǎn)生了競(jìng)爭(zhēng)冒險(xiǎn)"。這時(shí)，往往會(huì)出現(xiàn)一些不正確的尖峰信號(hào)，這些尖峰信號(hào)就是毛刺"。5總結(jié)與體會(huì)經(jīng)過(guò)這次課程設(shè)計(jì)的學(xué)習(xí)，我確實(shí)學(xué)習(xí)了很多知識(shí)，真正的感受到了理論聯(lián)系實(shí)際的重要性，以及這之間莫大區(qū)別，到最后看著自己的結(jié)果心里還是感到很欣慰的。具體做了以下幾項(xiàng)工作：1. 查找相關(guān)資料，了解EDA技術(shù)的開(kāi)展及優(yōu)點(diǎn)，同時(shí)詳細(xì)分析了利用可編程邏輯器件來(lái)設(shè)計(jì)脈沖序列檢測(cè)器的優(yōu)勢(shì)。2. 簡(jiǎn)要分析了FPJA器件的特征和構(gòu)造，詳細(xì)介紹了FPGAS計(jì)流程，同時(shí)詳細(xì)介紹了硬件描述語(yǔ)言VHDL