EDA第1章 概述

1、EDA技術(shù)與VHDL本課程安排：u 學(xué)時(shí)數(shù)：學(xué)時(shí)數(shù)：52學(xué)時(shí)（課堂教學(xué)36學(xué)時(shí)，實(shí)驗(yàn)16學(xué)時(shí)）u 課堂教學(xué)主要任務(wù)：課堂教學(xué)主要任務(wù)： 第一章、概述 第二章、PLD硬件特性與編程技術(shù) 第三章、VHDL基礎(chǔ) 第四章、QuartusII使用方法與EDA實(shí)驗(yàn)系統(tǒng) 第五章、VHDL狀態(tài)機(jī) 第七、八章、VHDL語(yǔ)句與結(jié)構(gòu)u 教學(xué)目的：教學(xué)目的：了解一類(lèi)器件 掌握一門(mén)設(shè)計(jì)語(yǔ)言 熟悉一種設(shè)計(jì)工具第第1 1章章 EDA （Electronic Design Automation 電子設(shè)計(jì)自動(dòng)化）EDA技術(shù)的廣義定義：技術(shù)的廣義定義：半導(dǎo)體工藝設(shè)計(jì)自動(dòng)化可編程器件設(shè)計(jì)自動(dòng)化電子系統(tǒng)設(shè)計(jì)自動(dòng)化印刷電路板設(shè)計(jì)仿真測(cè)

2、試與故障診斷自動(dòng)化形式驗(yàn)證自動(dòng)化 統(tǒng)稱(chēng)為：EDA工程EDA技術(shù)的狹義定義：技術(shù)的狹義定義： 以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語(yǔ)言為系統(tǒng)邏輯描述的主要表達(dá)方式，以計(jì)算機(jī)大規(guī)?？删幊唐骷拈_(kāi)發(fā)軟件及實(shí)驗(yàn)開(kāi)發(fā)系統(tǒng)為設(shè)計(jì)工具，自動(dòng)完成軟件方式描述的電子系統(tǒng)到硬件系統(tǒng)邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯綜合及優(yōu)化、布局布線(xiàn)、邏輯仿真直至完成對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T(mén)多學(xué)科融合的新技術(shù)。LAYOUTIC 版圖版圖 2000年：Intel Pentium4硅柵CMOS工藝，0.18m線(xiàn)寬，1層多晶，6層金屬，42M個(gè)晶體管，1.3

3、-1.8GHz 時(shí)鐘。芯片面積224平mm。PCB 印制電路板印制電路板 1.1 1.1 電子設(shè)計(jì)自動(dòng)化技術(shù)及其發(fā)展電子設(shè)計(jì)自動(dòng)化技術(shù)及其發(fā)展 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子現(xiàn)代電子設(shè)計(jì)技術(shù)的核心已日趨轉(zhuǎn)向基于計(jì)算機(jī)的電子設(shè)計(jì)自動(dòng)化技術(shù)，即設(shè)計(jì)自動(dòng)化技術(shù)，即 EDA(Electronic Design Automation) 技術(shù)。技術(shù)。 u EDA EDA技術(shù)的發(fā)展技術(shù)的發(fā)展分為三個(gè)階段分為三個(gè)階段 20世紀(jì)世紀(jì)70年代年代 20世紀(jì)世紀(jì)80年代年代 20世紀(jì)世紀(jì)90年代年代 1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展1）20世紀(jì)70年代， CAD（Computer Aided

4、 Design）是EDA技術(shù)發(fā) 展的早期階段，在這個(gè)階段，人們開(kāi)始利用計(jì)算機(jī)取代手工勞動(dòng)。2） 20世紀(jì)80年代，CAE（Computer Aided Engeering）是在CAD的工具逐步完善的基礎(chǔ)上發(fā)展起來(lái)的，出現(xiàn)了低密度的可編程邏輯器件(PAL_Programmable Array Logic和GAL_Generic Array Logic)，相應(yīng)的EDA開(kāi)發(fā)工具，主要解決電路設(shè)計(jì)沒(méi)有完成之前的功能檢測(cè)等問(wèn)題。EDA工具已經(jīng)可以進(jìn)行初級(jí)的設(shè)計(jì)描述、綜合、優(yōu)化和設(shè)計(jì)結(jié)果驗(yàn)證。3）20世紀(jì)90年代，可編程邏輯器件得到迅速發(fā)展，出現(xiàn)功能強(qiáng)大的全線(xiàn)EDA工具，具有較強(qiáng)抽象能力的硬件描述語(yǔ)言（V

5、HDL，Verilog）及高性能的綜合器的使用，使過(guò)去單性能電子產(chǎn)品開(kāi)發(fā)轉(zhuǎn)向系統(tǒng)級(jí)電子產(chǎn)品的開(kāi)發(fā)（即SOC_System On a Chip）。開(kāi)始實(shí)現(xiàn)“概念驅(qū)動(dòng)工程”（Concept Driver Engineering CDE）的夢(mèng)想。1.1 EDA1.1 EDA技術(shù)及其發(fā)展技術(shù)及其發(fā)展EDA技術(shù)在進(jìn)入技術(shù)在進(jìn)入21世紀(jì)后，得到了更大的發(fā)展世紀(jì)后，得到了更大的發(fā)展 u在在FPGA上實(shí)現(xiàn)上實(shí)現(xiàn)DSP（數(shù)字信號(hào)處理）應(yīng)用成為可能（數(shù)字信號(hào)處理）應(yīng)用成為可能 u在一片在一片F(xiàn)PGA中實(shí)現(xiàn)一個(gè)完備的數(shù)字處理系統(tǒng)成為可能中實(shí)現(xiàn)一個(gè)完備的數(shù)字處理系統(tǒng)成為可能 u功能強(qiáng)大的功能強(qiáng)大的EDA軟件不斷推出軟

6、件不斷推出 u電子技術(shù)領(lǐng)域全方位融入電子技術(shù)領(lǐng)域全方位融入EDAEDA技術(shù)技術(shù) uEDA使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容使得電子領(lǐng)域各學(xué)科的界限更加模糊，更加互為包容 u基于基于EDA的用于的用于ASIC設(shè)計(jì)的標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)設(shè)計(jì)的標(biāo)準(zhǔn)單元已涵蓋大規(guī)模電子系統(tǒng)u軟硬軟硬IP(Intellectual Property)核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域廣泛應(yīng)用核在電子行業(yè)的產(chǎn)業(yè)領(lǐng)域廣泛應(yīng)用 uSoCSoC高效低成本設(shè)計(jì)技術(shù)的成熟高效低成本設(shè)計(jì)技術(shù)的成熟 u使復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證趨于簡(jiǎn)單。使復(fù)雜電子系統(tǒng)的設(shè)計(jì)和驗(yàn)證趨于簡(jiǎn)單。 1.2 1.2 電子設(shè)計(jì)自動(dòng)化應(yīng)用對(duì)象電子設(shè)計(jì)自動(dòng)化

7、應(yīng)用對(duì)象 利用利用EDAEDA技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)，最后的實(shí)現(xiàn)的目標(biāo)技術(shù)進(jìn)行電子系統(tǒng)設(shè)計(jì)，最后的實(shí)現(xiàn)的目標(biāo) 全定制或半定制全定制或半定制ASIC ASIC FPGA/CPLDFPGA/CPLD（或稱(chēng)可編程（或稱(chēng)可編程ASICASIC）開(kāi)發(fā)應(yīng)用）開(kāi)發(fā)應(yīng)用 1.2 1.2 電子設(shè)計(jì)自動(dòng)化應(yīng)用對(duì)象電子設(shè)計(jì)自動(dòng)化應(yīng)用對(duì)象 門(mén)陣列門(mén)陣列ASIC 1.1. 超大規(guī)?？删幊踢壿嬈骷笠?guī)?？删幊踢壿嬈骷?FPGA和CPLD是實(shí)現(xiàn)這一途徑的主流器件，特點(diǎn)是直接面向用戶(hù)，具有極大的靈活性和通用性。2. 2. 半定制或全定制半定制或全定制ASIC ASIC 標(biāo)準(zhǔn)單元標(biāo)準(zhǔn)單元ASIC 全定制全定制ASICASIC

8、3. 3. 混合混合ASIC ASIC CPU、RAM、ROM、硬件加法器、乘法器、鎖相環(huán)作為作為EDAEDA技術(shù)最終實(shí)現(xiàn)目標(biāo)的技術(shù)最終實(shí)現(xiàn)目標(biāo)的ASICASIC，可以通過(guò)三種途徑來(lái)完成，可以通過(guò)三種途徑來(lái)完成 1.2 1.2 電子設(shè)計(jì)自動(dòng)化應(yīng)用對(duì)象電子設(shè)計(jì)自動(dòng)化應(yīng)用對(duì)象實(shí)現(xiàn)實(shí)現(xiàn)ASICASIC的三種途徑之間的關(guān)系：的三種途徑之間的關(guān)系：1.2 1.2 電子設(shè)計(jì)自動(dòng)化應(yīng)用對(duì)象電子設(shè)計(jì)自動(dòng)化應(yīng)用對(duì)象 在90 nm 階段，一片ASIC 的掩膜費(fèi)用超過(guò)100 萬(wàn)美元，隨著工藝的成熟，業(yè)界預(yù)期這一成本會(huì)降低至約75 萬(wàn)美元。但這仍然是0.13 mm 工藝剛推出時(shí)掩膜成本的兩倍。當(dāng)TSMC公司在今年初宣

9、布65 nm 工藝時(shí)，公司的高層表示一個(gè)TSMC 掩膜的正常成本將達(dá)到約150 萬(wàn)美元。與此同時(shí)，IBM公司與Chartered 半導(dǎo)體公司則稱(chēng)65 nm 掩膜的初始成本應(yīng)在200 萬(wàn)美元以上。 在90 nm 結(jié)點(diǎn)由于設(shè)計(jì)的復(fù)雜性不斷增加，考慮到現(xiàn)有設(shè)計(jì)小組的下一個(gè)設(shè)計(jì)的掩膜數(shù)會(huì)多于一個(gè)，甚至需要幾個(gè)，這讓人十分為難。 據(jù)供應(yīng)商說(shuō)， 90nm的設(shè)計(jì)比0.13mm需要更多的功能驗(yàn)證。它們還需要更多的物理設(shè)計(jì)步驟，如所有層的光學(xué)鄰近修正，于是產(chǎn)生了更高的工程費(fèi)用。處理這些先進(jìn)工藝與驗(yàn)證的工具也正變得越來(lái)越昂貴。 因此，分析家預(yù)計(jì)一片 90 nm ASIC 的總開(kāi)發(fā)費(fèi)用將從 3000 萬(wàn)美元增至50

10、00 萬(wàn)美元，這是來(lái)自工程與設(shè)計(jì)的功能驗(yàn)證的一攬子費(fèi)用。 1.3 VHDL1.3 VHDL HDL VHDLVerilog HDLABELAHDLSystemVerilogSystemC。 英文全名是英文全名是VHSIC(Very High Speed Integrated Circuit)Hardware Description Language， 現(xiàn)在公布的最新現(xiàn)在公布的最新VHDL標(biāo)標(biāo)準(zhǔn)版本是準(zhǔn)版本是IEEE 1076-2002 1.4 EDA1.4 EDA的優(yōu)勢(shì)的優(yōu)勢(shì) 1可以大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。可以大大降低設(shè)計(jì)成本，縮短設(shè)計(jì)周期。 2庫(kù)都是庫(kù)都是EDA公司與半導(dǎo)體生產(chǎn)廠商合

11、作、共同開(kāi)發(fā)。公司與半導(dǎo)體生產(chǎn)廠商合作、共同開(kāi)發(fā)。 3極大地簡(jiǎn)化設(shè)計(jì)文檔的管理。極大地簡(jiǎn)化設(shè)計(jì)文檔的管理。 4極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。 5設(shè)計(jì)者擁有完全的自主權(quán)，再無(wú)受制于人之虞設(shè)計(jì)者擁有完全的自主權(quán)，再無(wú)受制于人之虞 6良好的可移植與可測(cè)試性，為系統(tǒng)開(kāi)發(fā)提供可靠的保證。良好的可移植與可測(cè)試性，為系統(tǒng)開(kāi)發(fā)提供可靠的保證。 7能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案中。能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案中。 8在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對(duì)硬件系統(tǒng)進(jìn)行完整在系統(tǒng)板設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對(duì)硬件系統(tǒng)進(jìn)行完整的測(cè)試。的

12、測(cè)試。 1.4 EDAEDA與傳統(tǒng)電子設(shè)計(jì)方法的比較手工設(shè)計(jì)方法的缺點(diǎn)是：手工設(shè)計(jì)方法的缺點(diǎn)是： 1) 1)復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。 2) 2)如果某一過(guò)程存在錯(cuò)誤，查找和修如果某一過(guò)程存在錯(cuò)誤，查找和修改十分不便。改十分不便。 3) 3)設(shè)計(jì)過(guò)程中產(chǎn)生大量文檔，不易管設(shè)計(jì)過(guò)程中產(chǎn)生大量文檔，不易管理。理。 4) 4)對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)對(duì)于集成電路設(shè)計(jì)而言，設(shè)計(jì)實(shí)現(xiàn)過(guò)程與具體生產(chǎn)工藝直接相關(guān)，因此可過(guò)程與具體生產(chǎn)工藝直接相關(guān)，因此可移植性差。移植性差。 5) 5)只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測(cè)。才能進(jìn)行實(shí)

13、測(cè)。EDAEDA技術(shù)有很大不同：技術(shù)有很大不同： 1) 1)采用硬件描述語(yǔ)言作為設(shè)計(jì)輸入。采用硬件描述語(yǔ)言作為設(shè)計(jì)輸入。 2) 2)庫(kù)庫(kù)(Library)(Library)的引入。的引入。 3) 3)設(shè)計(jì)文檔的管理。設(shè)計(jì)文檔的管理。 4) 4)強(qiáng)大的系統(tǒng)建模、電路仿真功能。強(qiáng)大的系統(tǒng)建模、電路仿真功能。 5) 5)具有自主知識(shí)產(chǎn)權(quán)。具有自主知識(shí)產(chǎn)權(quán)。 6) 6)開(kāi)發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及開(kāi)發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及IPIP核核的可利用性。的可利用性。 7) 7)適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂適用于高效率大規(guī)模系統(tǒng)設(shè)計(jì)的自頂向下設(shè)計(jì)方案。向下設(shè)計(jì)方案。 8) 8)全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、

14、仿真全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測(cè)試技術(shù)。和測(cè)試技術(shù)。 9) 9)對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。低。 10)10)高速性能好。高速性能好。 11)11)純硬件系統(tǒng)的高可靠性。純硬件系統(tǒng)的高可靠性。1.5 1.5 面向面向FPGAFPGA的開(kāi)發(fā)流程的開(kāi)發(fā)流程 1.5.1 1.5.1 設(shè)計(jì)輸入設(shè)計(jì)輸入 圖圖1-1 FPGA的的EDA開(kāi)發(fā)流程開(kāi)發(fā)流程 KONXIN1.5 1.5 面向面向FPGAFPGA的開(kāi)發(fā)流程的開(kāi)發(fā)流程 1.5.1 1.5.1 設(shè)計(jì)輸入設(shè)計(jì)輸入 1. 圖形輸入圖形輸入 原理圖輸入原理圖輸入狀態(tài)圖輸入狀態(tài)圖輸入波形圖輸入波形圖輸入 2.

15、硬件描述語(yǔ)言文本輸入硬件描述語(yǔ)言文本輸入 1.5.1 1.5.1 設(shè)計(jì)輸入( (原理圖HDLHDL文本編輯) )2. HDL文本輸入文本輸入 這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語(yǔ)言編輯輸入基本這種方式與傳統(tǒng)的計(jì)算機(jī)軟件語(yǔ)言編輯輸入基本一致。就是將使用了某種硬件描述語(yǔ)言一致。就是將使用了某種硬件描述語(yǔ)言(HDL)的電的電路設(shè)計(jì)文本，如路設(shè)計(jì)文本，如VHDL或或Verilog的源程序，進(jìn)行編的源程序，進(jìn)行編輯輸入。輯輸入。 可以說(shuō)，應(yīng)用可以說(shuō)，應(yīng)用HDL的文本輸入方法克服了上述原的文本輸入方法克服了上述原理圖輸入法存在的所有弊端，為理圖輸入法存在的所有弊端，為EDA技術(shù)的應(yīng)用和技術(shù)的應(yīng)用和發(fā)展打開(kāi)了一個(gè)廣

16、闊的天地。發(fā)展打開(kāi)了一個(gè)廣闊的天地。1.5.2 綜合 整個(gè)綜合過(guò)程就是將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述，依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門(mén)級(jí)電路甚至更底層的電路描述網(wǎng)表文件。由此可見(jiàn)，綜合器工作前，必須給定最后實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用某種網(wǎng)表文件的方式對(duì)應(yīng)起來(lái)，成為相應(yīng)的映射關(guān)系。1.5.2 VHDLVHDL綜合設(shè)計(jì)過(guò)程中的每一步都可稱(chēng)為一個(gè)綜合環(huán)節(jié)(1)從自然語(yǔ)言轉(zhuǎn)換到VHDL語(yǔ)言算法表示，即自然語(yǔ)言綜合；(2)從算法表示轉(zhuǎn)換到寄存器傳輸級(jí)(Register Transport Lev

17、el，RTL)，即從行為域到結(jié)構(gòu)域的綜合，即行為綜合；(3)RTL級(jí)表示轉(zhuǎn)換到邏輯門(mén)(包括觸發(fā)器)的表示，即邏輯綜合；1.5.2 VHDLVHDL綜合(4)從邏輯門(mén)表示轉(zhuǎn)換到版圖表示(ASIC設(shè)計(jì))，或轉(zhuǎn)換到FPGA的配置網(wǎng)表文件，可稱(chēng)為版圖綜合或結(jié)構(gòu)綜合。有了版圖信息就可以把芯片生產(chǎn)出來(lái)了。有了對(duì)應(yīng)的配置文件，就可以使對(duì)應(yīng)的FPGA變成具有專(zhuān)門(mén)功能的電路器件。編譯器和綜合功能比較編譯器和綜合功能比較VHDL綜合器運(yùn)行流程基于基于VHDL的自頂向下設(shè)計(jì)方法的自頂向下設(shè)計(jì)方法自頂向下的設(shè)計(jì)流程: :1.5.3 適配 適配器也稱(chēng)結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的適配器也稱(chēng)結(jié)構(gòu)綜合器，它的功能是

18、將由綜合器產(chǎn)生的網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文網(wǎng)表文件配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如件，如JEDECJEDEC、JamJam格式的文件。適配所選定的目標(biāo)器件格式的文件。適配所選定的目標(biāo)器件(FPGA/CPLD(FPGA/CPLD芯片芯片) )必須屬于原綜合器指定的目標(biāo)器件系必須屬于原綜合器指定的目標(biāo)器件系列。列。 邏輯綜合通過(guò)后必須利用適配器將綜合后網(wǎng)表文件針對(duì)邏輯綜合通過(guò)后必須利用適配器將綜合后網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線(xiàn)操作

19、。適配完成配置、邏輯分割、邏輯優(yōu)化、邏輯布局布線(xiàn)操作。適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真，同時(shí)產(chǎn)生可用于編程的文件。產(chǎn)生可用于編程的文件。1.5.4 時(shí)序仿真與功能仿真1.5.5 編程下載1.5.6 硬件測(cè)試1.6 1.6 QuartusQuartus II II概述概述 Quartus II是是Altera提供的提供的FPGA/CPLD開(kāi)發(fā)集成環(huán)境開(kāi)發(fā)集成環(huán)境 圖圖1-2 Quartus II設(shè)計(jì)流程設(shè)計(jì)流程 KONXIN1.7 IP 1.7 IP 核核 軟軟IP-用用VHDL等硬件描述語(yǔ)言描述的功能塊，但是并不等硬件描述語(yǔ)言描述的功能塊，但是并不涉及用什么具體電路元件實(shí)現(xiàn)這些功能。涉及用什么具體電路元件實(shí)現(xiàn)這些功能。 固固IP-完成了綜合的功能塊。完成了綜合的功能塊。 硬硬IP-供設(shè)計(jì)的最終階段產(chǎn)品供設(shè)計(jì)的最終階段產(chǎn)品-掩膜。掩膜。 用于用于ASICASIC或或FPGA/CPLDFPGA/CPLD中的預(yù)先設(shè)計(jì)中的預(yù)先設(shè)計(jì)好的電路功能模塊。好的電路功能模塊。1.8 EDA1.8 EDA技術(shù)的發(fā)展趨勢(shì)技術(shù)的發(fā)展趨勢(shì) 超大規(guī)模集成電路的集成度和工藝水平不斷提高，在一個(gè)芯片上完成超大規(guī)模集成電路的集成度和工藝水平不斷提高，在一個(gè)芯片上完成的系統(tǒng)級(jí)的集成已成為可能的系統(tǒng)級(jí)的集成已成為可能