VLSICAD-2013習(xí)題課2

1、1?SSIC (Small Scale IC)：小規(guī)模集成電路：小規(guī)模集成電路MSIC (Medium Scale IC) ：中規(guī)模集成電路：中規(guī)模集成電路LSIC (Large Scale IC)：大規(guī)模集成電路：大規(guī)模集成電路VLSI (Very Large Scale IC)：超大規(guī)模集成電路：超大規(guī)模集成電路ULSI (Ultra Large Scale IC)：甚大規(guī)模集成電路：甚大規(guī)模集成電路GLSI (Giga Large Scale IC)：巨大（吉）規(guī)模集成電路：巨大（吉）規(guī)模集成電路RLSI (Ridiculously Large Scale IC)：超巨大規(guī)模集成電路。：

2、超巨大規(guī)模集成電路。集成度依次增加。集成度依次增加。 2IC的分類(四選一) 按電路規(guī)模規(guī)模分：SSI、MSI、LSI、VLSI、ULSI、GLSI、RLSI 按電路用途用途分： 通用IC和專用IC（ASIC，Applications Specific Integrated Circuit) 按電路性能性能分：數(shù)字IC和模擬IC 按制造方法方法分： 全定制ASIC（Full-custom ASIC ）、 半定制ASIC（Semi-custom ASIC ）、 可編程ASIC（Programmable ASIC） 3集成電路的設(shè)計(jì)過(guò)程集成電路的設(shè)計(jì)過(guò)程? ? 設(shè)計(jì)創(chuàng)意設(shè)計(jì)創(chuàng)意 + + 仿真驗(yàn)證仿

3、真驗(yàn)證集成電路芯片設(shè)計(jì)過(guò)程框架集成電路芯片設(shè)計(jì)過(guò)程框架是是功能要求功能要求行為設(shè)計(jì)（行為設(shè)計(jì)（VHDL）行為仿真行為仿真綜合、優(yōu)化綜合、優(yōu)化網(wǎng)表網(wǎng)表時(shí)序仿真時(shí)序仿真布局布線布局布線版圖版圖后仿真后仿真否否是是否否否否是是Sign off集成電路芯片設(shè)計(jì)過(guò)程框架集成電路芯片設(shè)計(jì)過(guò)程框架4567高層次綜合高層次綜合邏輯綜合邏輯綜合物理綜合物理綜合高層次描述高層次描述掩膜掩膜邏輯描述邏輯描述門級(jí)描述門級(jí)描述源文件源文件行為級(jí)仿真行為級(jí)仿真行為級(jí)綜合行為級(jí)綜合RTL仿真仿真RTL性能分析性能分析邏輯綜合及可測(cè)性設(shè)計(jì)邏輯綜合及可測(cè)性設(shè)計(jì)門級(jí)仿真門級(jí)仿真時(shí)序、功耗等分析時(shí)序、功耗等分析布布 圖圖模型模型V

4、LSI詳細(xì)設(shè)計(jì)流程詳細(xì)設(shè)計(jì)流程VLSI總體的設(shè)計(jì)流程總體的設(shè)計(jì)流程從設(shè)計(jì)綜合看從設(shè)計(jì)綜合看VLSI典型的設(shè)計(jì)流程典型的設(shè)計(jì)流程8集成電路設(shè)計(jì)流程 理想的設(shè)計(jì)流程理想的設(shè)計(jì)流程(自頂向下：TOP-DOWN）：邏輯和電路描述邏輯和電路描述系統(tǒng)性能編譯器系統(tǒng)性能編譯器系統(tǒng)性能指標(biāo)系統(tǒng)性能指標(biāo)性能和功能描述性能和功能描述邏輯和電路編譯器邏輯和電路編譯器幾何版圖描述幾何版圖描述版圖編譯器版圖編譯器制版及流片制版及流片統(tǒng)統(tǒng)一一數(shù)數(shù)據(jù)據(jù)庫(kù)庫(kù)硅編譯器（硅編譯器（silicon compiler ）:從從算法級(jí)或算法級(jí)或RTL級(jí)行為開(kāi)始，直到級(jí)行為開(kāi)始，直到得到掩膜版圖得到掩膜版圖真正實(shí)用的硅編譯器僅限于少數(shù)真

5、正實(shí)用的硅編譯器僅限于少數(shù)幾種高度規(guī)則的集成電路，如門幾種高度規(guī)則的集成電路，如門陣列、標(biāo)準(zhǔn)單元陣列等陣列、標(biāo)準(zhǔn)單元陣列等（1）系統(tǒng)功能設(shè)計(jì)）系統(tǒng)功能設(shè)計(jì)(behavioral structure design)(2)邏輯和電路設(shè)計(jì)邏輯和電路設(shè)計(jì)(logic and circuit structure design)(3)版圖設(shè)計(jì)版圖設(shè)計(jì)(physical structure design 9總體要求總體要求系統(tǒng)功能設(shè)計(jì)系統(tǒng)功能設(shè)計(jì)寄存器傳輸級(jí)寄存器傳輸級(jí)描述描述寄存器傳輸級(jí)寄存器傳輸級(jí)模擬與驗(yàn)證模擬與驗(yàn)證子系統(tǒng)子系統(tǒng)/功能塊功能塊綜綜 合合門級(jí)邏輯門級(jí)邏輯網(wǎng)表網(wǎng)表邏輯模擬邏輯模擬與驗(yàn)證與驗(yàn)證

6、電路模擬電路模擬與驗(yàn)證與驗(yàn)證版圖生成版圖生成邏輯圖邏輯圖電路圖電路圖系統(tǒng)功能設(shè)計(jì)系統(tǒng)功能設(shè)計(jì)邏輯設(shè)計(jì)邏輯設(shè)計(jì)電路設(shè)計(jì)電路設(shè)計(jì)10最終版圖數(shù)據(jù)最終版圖數(shù)據(jù)與測(cè)試向量與測(cè)試向量制版制版與工藝流片與工藝流片計(jì)算機(jī)輔助計(jì)算機(jī)輔助測(cè)試測(cè)試(ICCAT)生產(chǎn)定型生產(chǎn)定型工藝模擬工藝模擬版圖幾何設(shè)計(jì)規(guī)則和版圖幾何設(shè)計(jì)規(guī)則和電學(xué)規(guī)則檢查電學(xué)規(guī)則檢查網(wǎng)表一致性檢網(wǎng)表一致性檢查和后仿真查和后仿真版圖設(shè)計(jì)版圖設(shè)計(jì)實(shí)際的分層分級(jí)設(shè)計(jì)流程實(shí)際的分層分級(jí)設(shè)計(jì)流程11SOC和SOP、SIP SoC：System-on-Chip（片上系統(tǒng)）:把不同的功能模塊集成到一個(gè)芯片。 SiP：System-in-Package（內(nèi)封裝

7、系統(tǒng)）:一個(gè)封裝包含多個(gè)芯片。 SoP：System-on-Package（全集成封裝系統(tǒng)）：利用薄膜技術(shù)把無(wú)源元件嵌入到封裝中。12 全定制設(shè)計(jì)方法（全定制設(shè)計(jì)方法（Full custom design approach） 門陣列設(shè)計(jì)方法（門陣列設(shè)計(jì)方法（gate array(GA) design style） 標(biāo)準(zhǔn)單元設(shè)計(jì)方法（標(biāo)準(zhǔn)單元設(shè)計(jì)方法（Standard cell（SC） design method） 積木塊設(shè)計(jì)方法（積木塊設(shè)計(jì)方法（Building Block Layout(BBL)） 可編程邏輯器件設(shè)計(jì)方法可編程邏輯器件設(shè)計(jì)方法(programmable logic devic

8、e(PLD) 兼容設(shè)計(jì)方法兼容設(shè)計(jì)方法 各種設(shè)計(jì)方法的比較各種設(shè)計(jì)方法的比較 可測(cè)性設(shè)計(jì)技術(shù)可測(cè)性設(shè)計(jì)技術(shù)2集成電路設(shè)計(jì)方法集成電路設(shè)計(jì)方法13 設(shè)計(jì)技術(shù)全定制符號(hào)圖積木塊(BBL)標(biāo)準(zhǔn)單元掩膜編程PLA門陣列現(xiàn)場(chǎng)編程PLD和FPGA定制情況全定制全定制定制定制定制半定制要求IC生產(chǎn)商提供工藝文件及設(shè)計(jì)規(guī)則工藝文件BBL單元庫(kù)標(biāo)準(zhǔn)單元庫(kù) PLA單元庫(kù)門單元庫(kù)PLD器件FPGA器件向IC生產(chǎn)商提供版圖數(shù)據(jù)符號(hào)版圖邏輯網(wǎng)表及測(cè)試向量邏輯網(wǎng)表及測(cè)試向量邏輯網(wǎng)表及測(cè)試向量邏輯網(wǎng)表及測(cè)試向量基片狀況無(wú)無(wú)無(wú)無(wú)無(wú)有無(wú)基于單元情況基于BBL單元基于標(biāo)準(zhǔn)單元基于PLA單元基于門單元單元的幾何形狀任意形狀的矩形等

9、高不等寬的矩形完全相同的矩形單元的電路屬性可有子系統(tǒng)功能有單元電路功能無(wú)電路屬性布線狀況BBL布線 寬度可變的布線通道等寬的布線通道掩膜版數(shù)目(單層金屬)全套全套全套全套全套12VLSI布圖方法的比較布圖方法的比較14設(shè)計(jì)技術(shù)全定制符號(hào)圖積木塊(BBL)標(biāo)準(zhǔn)單元掩膜編程PLA門陣列現(xiàn)場(chǎng)編程PLD功能/面積+ + 電路速度+ + 設(shè)計(jì)出錯(cuò)率+ + 重新設(shè)計(jì)的可能性 + +可測(cè)性 + +設(shè)計(jì)效率 + +適合批量105105104104102103103102VLSI布圖方法的比較（續(xù)）布圖方法的比較（續(xù)）不同設(shè)計(jì)技術(shù)的特點(diǎn)及適用情況的綜合比較不同設(shè)計(jì)技術(shù)的特點(diǎn)及適用情況的綜合比較（+：最高；：最高

10、；+：高；：高；-：中等；：中等；-：較低；：較低；-：最低）：最低）15 結(jié)構(gòu)化的電路設(shè)計(jì)實(shí)際上就是模塊化的電結(jié)構(gòu)化的電路設(shè)計(jì)實(shí)際上就是模塊化的電路設(shè)計(jì)，將一個(gè)復(fù)雜的整個(gè)系統(tǒng)分成可由數(shù)個(gè)路設(shè)計(jì)，將一個(gè)復(fù)雜的整個(gè)系統(tǒng)分成可由數(shù)個(gè)獨(dú)立的模塊系統(tǒng)，然后再將這些子系統(tǒng)組合成獨(dú)立的模塊系統(tǒng)，然后再將這些子系統(tǒng)組合成一個(gè)完整的系統(tǒng)。當(dāng)一個(gè)復(fù)雜的系統(tǒng)被分成數(shù)一個(gè)完整的系統(tǒng)。當(dāng)一個(gè)復(fù)雜的系統(tǒng)被分成數(shù)個(gè)子系統(tǒng)之后，若這些子系統(tǒng)依然有著相當(dāng)高個(gè)子系統(tǒng)之后，若這些子系統(tǒng)依然有著相當(dāng)高的復(fù)雜性，那么可以再將這些子系統(tǒng)分解成較的復(fù)雜性，那么可以再將這些子系統(tǒng)分解成較小子系統(tǒng)。這個(gè)方法可以持續(xù)下去直到這個(gè)子小子系統(tǒng)。這

11、個(gè)方法可以持續(xù)下去直到這個(gè)子系統(tǒng)已經(jīng)無(wú)法再分割，或者再進(jìn)行分割這個(gè)子系統(tǒng)已經(jīng)無(wú)法再分割，或者再進(jìn)行分割這個(gè)子系統(tǒng)已經(jīng)無(wú)任何意義了，就可以停止。這樣的系統(tǒng)已經(jīng)無(wú)任何意義了，就可以停止。這樣的設(shè)計(jì)方式不但可以減少設(shè)計(jì)的復(fù)雜性，而且比設(shè)計(jì)方式不但可以減少設(shè)計(jì)的復(fù)雜性，而且比較容易設(shè)計(jì)出一個(gè)功能正確的系統(tǒng)。較容易設(shè)計(jì)出一個(gè)功能正確的系統(tǒng)。 16 一、層次性；二、模塊性；三、規(guī)則性；四、局部性一、層次性；二、模塊性；三、規(guī)則性；四、局部性 一、一、（Hierarchy “分而治之分而治之”） 二、二、（modularity強(qiáng)調(diào)模塊有明確定義的功能及強(qiáng)調(diào)模塊有明確定義的功能及與其他模塊良好的接口與其他模塊

12、良好的接口） 三、三、(regularity大量模塊，須有規(guī)則大量模塊，須有規(guī)則) 四、四、(locality) 通過(guò)對(duì)模塊接口的很好通過(guò)對(duì)模塊接口的很好，可以有效地使該模塊，可以有效地使該模塊的內(nèi)容變得對(duì)任何外部接口不再重要，可以將每個(gè)模的內(nèi)容變得對(duì)任何外部接口不再重要，可以將每個(gè)模塊看作一個(gè)黑盒子。設(shè)計(jì)時(shí)不關(guān)心模塊內(nèi)部的情況，塊看作一個(gè)黑盒子。設(shè)計(jì)時(shí)不關(guān)心模塊內(nèi)部的情況，這樣減少了模塊表現(xiàn)的復(fù)雜性這樣減少了模塊表現(xiàn)的復(fù)雜性。五、五、 全定制設(shè)計(jì)中的往往需要手工參與。全定制設(shè)計(jì)中的往往需要手工參與。17邏輯綜合過(guò)程 設(shè)計(jì)描述設(shè)計(jì)描述 設(shè)計(jì)編譯：設(shè)計(jì)編譯：對(duì)對(duì)RTL描述進(jìn)行編譯，并轉(zhuǎn)換成適描述

13、進(jìn)行編譯，并轉(zhuǎn)換成適于綜合的中間數(shù)據(jù)結(jié)構(gòu)。于綜合的中間數(shù)據(jù)結(jié)構(gòu)。3. 邏輯化簡(jiǎn)和優(yōu)化邏輯化簡(jiǎn)和優(yōu)化：完成：完成邏輯結(jié)構(gòu)的生成與邏輯結(jié)構(gòu)的生成與優(yōu)化優(yōu)化，滿足系統(tǒng)邏輯功能的要求。，滿足系統(tǒng)邏輯功能的要求。4. 利用給定的邏輯單元庫(kù)進(jìn)行利用給定的邏輯單元庫(kù)進(jìn)行，對(duì)生，對(duì)生成的邏輯網(wǎng)絡(luò)進(jìn)行元件配置，進(jìn)而估算速成的邏輯網(wǎng)絡(luò)進(jìn)行元件配置，進(jìn)而估算速度、面積、功耗，進(jìn)行邏輯結(jié)構(gòu)的度、面積、功耗，進(jìn)行邏輯結(jié)構(gòu)的性能優(yōu)性能優(yōu)化化 5. 得到邏輯網(wǎng)表得到邏輯網(wǎng)表18 工藝無(wú)關(guān)的優(yōu)化（變換）主要有兩個(gè)任務(wù)：工藝無(wú)關(guān)的優(yōu)化（變換）主要有兩個(gè)任務(wù)：邏輯分解與重構(gòu)和邏輯分解與重構(gòu)和邏輯（最小化）優(yōu)化邏輯（最小化）優(yōu)化。

14、通常對(duì)于從寄存器傳輸級(jí)描述語(yǔ)言中抽取出。通常對(duì)于從寄存器傳輸級(jí)描述語(yǔ)言中抽取出的邏輯，具有用戶給定的、自然的多級(jí)邏輯網(wǎng)絡(luò)形式。這個(gè)結(jié)構(gòu)可的邏輯，具有用戶給定的、自然的多級(jí)邏輯網(wǎng)絡(luò)形式。這個(gè)結(jié)構(gòu)可能并能并不是最佳結(jié)構(gòu)不是最佳結(jié)構(gòu)，因此需要對(duì)該結(jié)構(gòu)進(jìn)行分解（在某種結(jié)構(gòu)評(píng)估，因此需要對(duì)該結(jié)構(gòu)進(jìn)行分解（在某種結(jié)構(gòu)評(píng)估的基礎(chǔ)上進(jìn)行，以避免破壞初始的最佳結(jié)構(gòu)），展開(kāi)為二級(jí)邏輯網(wǎng)的基礎(chǔ)上進(jìn)行，以避免破壞初始的最佳結(jié)構(gòu)），展開(kāi)為二級(jí)邏輯網(wǎng)絡(luò)形式。另一方面，某些邏輯（如控制邏輯）常用真值表、布爾方絡(luò)形式。另一方面，某些邏輯（如控制邏輯）常用真值表、布爾方程等二級(jí)邏輯網(wǎng)絡(luò)形式描述，它并不具有初始結(jié)構(gòu)。當(dāng)完成邏輯分

15、程等二級(jí)邏輯網(wǎng)絡(luò)形式描述，它并不具有初始結(jié)構(gòu)。當(dāng)完成邏輯分解后，就需進(jìn)行邏輯重構(gòu)，以找出解后，就需進(jìn)行邏輯重構(gòu)，以找出最佳或近似最佳最佳或近似最佳的多級(jí)邏輯網(wǎng)絡(luò)的多級(jí)邏輯網(wǎng)絡(luò)結(jié)構(gòu)。當(dāng)完成邏輯重構(gòu)后，即確定了多級(jí)網(wǎng)絡(luò)結(jié)構(gòu)。邏輯（最小化）結(jié)構(gòu)。當(dāng)完成邏輯重構(gòu)后，即確定了多級(jí)網(wǎng)絡(luò)結(jié)構(gòu)。邏輯（最小化）優(yōu)化則試圖去優(yōu)化變量函數(shù)、最小化變量個(gè)數(shù)并進(jìn)一步改進(jìn)結(jié)構(gòu)。優(yōu)化則試圖去優(yōu)化變量函數(shù)、最小化變量個(gè)數(shù)并進(jìn)一步改進(jìn)結(jié)構(gòu)。邏輯優(yōu)化的關(guān)鍵在于使用邏輯優(yōu)化的關(guān)鍵在于使用不顧（不顧（ dont-care ）項(xiàng)）項(xiàng)。 在綜合過(guò)程中進(jìn)行的邏輯優(yōu)化已使邏輯網(wǎng)絡(luò)在綜合過(guò)程中進(jìn)行的邏輯優(yōu)化已使邏輯網(wǎng)絡(luò)沒(méi)有冗余沒(méi)有冗余( ir

16、redundant)，從而使得電路，從而使得電路100%可測(cè)，并相應(yīng)地產(chǎn)生測(cè)試向量?？蓽y(cè)，并相應(yīng)地產(chǎn)生測(cè)試向量。這樣，設(shè)計(jì)者可以在滿足面積、速度等約束的情況下，完成可測(cè)試這樣，設(shè)計(jì)者可以在滿足面積、速度等約束的情況下，完成可測(cè)試設(shè)計(jì)。設(shè)計(jì)。Chapter 3 綜合技術(shù)邏輯綜合技術(shù)-19 當(dāng)工藝無(wú)關(guān)的優(yōu)化完成后，必須將優(yōu)化結(jié)果映當(dāng)工藝無(wú)關(guān)的優(yōu)化完成后，必須將優(yōu)化結(jié)果映射到電路上。同時(shí)要考慮面積最且滿足射到電路上。同時(shí)要考慮面積最且滿足關(guān)鍵路徑關(guān)鍵路徑（ critical path ）上的延遲。上的延遲。工藝映射工藝映射通過(guò)從特定的工藝庫(kù)中選取各種類型的門通過(guò)從特定的工藝庫(kù)中選取各種類型的門來(lái)完成

17、電路的綜合。它并不改變邏輯網(wǎng)絡(luò)（電路）來(lái)完成電路的綜合。它并不改變邏輯網(wǎng)絡(luò)（電路）的結(jié)構(gòu)，也不改變關(guān)鍵路徑上的級(jí)數(shù)，僅通過(guò)選取的結(jié)構(gòu)，也不改變關(guān)鍵路徑上的級(jí)數(shù)，僅通過(guò)選取實(shí)際設(shè)計(jì)的門來(lái)實(shí)現(xiàn)電路并滿足各種約束。實(shí)際設(shè)計(jì)的門來(lái)實(shí)現(xiàn)電路并滿足各種約束。20邏輯綜合過(guò)程中的邏輯綜合過(guò)程中的工藝映射工藝映射的概念。的概念。 在一定的邏輯單元在一定的邏輯單元工藝庫(kù)工藝庫(kù)和一定的和一定的約束約束下，下，根據(jù)電路的性質(zhì)（如組合型或時(shí)序型）及采用的根據(jù)電路的性質(zhì)（如組合型或時(shí)序型）及采用的結(jié)構(gòu)（多層邏輯、結(jié)構(gòu)（多層邏輯、PLD或或FPGA）作出具體的映）作出具體的映象，將象，將工藝無(wú)關(guān)工藝無(wú)關(guān)的描述轉(zhuǎn)換成門級(jí)網(wǎng)

18、表或的描述轉(zhuǎn)換成門級(jí)網(wǎng)表或PLD或或FPGA的執(zhí)行文件。的執(zhí)行文件。 21高級(jí)綜合流程高級(jí)綜合流程（其二）（其二）編譯與轉(zhuǎn)換編譯與轉(zhuǎn)換調(diào)度調(diào)度分配分配控制器控制器綜合綜合算法描述算法描述中間表示格式中間表示格式數(shù)據(jù)流數(shù)據(jù)流控制流控制流硬連邏輯硬連邏輯或微代碼或微代碼功能單元庫(kù)反編譯反編譯數(shù)據(jù)通道數(shù)據(jù)通道直接用于直接用于有限狀態(tài)有限狀態(tài)機(jī)綜合與機(jī)綜合與邏輯綜合邏輯綜合的輸入的輸入結(jié)構(gòu)描述結(jié)構(gòu)描述用于文檔管理或接邏用于文檔管理或接邏輯綜合工具的輸入輯綜合工具的輸入高層次綜合通常高層次綜合通常包括編譯與轉(zhuǎn)換、包括編譯與轉(zhuǎn)換、調(diào)度、分配、控調(diào)度、分配、控制器綜合、結(jié)果制器綜合、結(jié)果的生成與反編譯的生成

19、與反編譯等部分。該結(jié)構(gòu)等部分。該結(jié)構(gòu)通常由一個(gè)通常由一個(gè)數(shù)據(jù)數(shù)據(jù)通路通路和一個(gè)和一個(gè)控制控制器器構(gòu)成。構(gòu)成。22 存儲(chǔ)單元存儲(chǔ)單元中的中的使能輸入與控制器相連使能輸入與控制器相連，以控制其讀，以控制其讀/寫操作。寫操作。互互連資源連資源包括連線、多路器和總線，其中的包括連線、多路器和總線，其中的選擇輸入與控制器相連選擇輸入與控制器相連，用于選擇輸入數(shù)據(jù)。用于選擇輸入數(shù)據(jù)。功能單元（FU）and輸入輸出FU輸入輸出存儲(chǔ)單元寄存器輸入輸出使能內(nèi)存單元地址線輸出使能數(shù)據(jù)線互連資源多路器輸入輸出選擇選擇輸入選擇輸出總線 功能單元是功能單元是數(shù)據(jù)通道中用于實(shí)現(xiàn)一種或多種操作類型的組合邏數(shù)據(jù)通道中用于實(shí)現(xiàn)

20、一種或多種操作類型的組合邏輯單元。實(shí)現(xiàn)多種操作類型的功能單元有輯單元。實(shí)現(xiàn)多種操作類型的功能單元有一個(gè)或多個(gè)與控制器相連一個(gè)或多個(gè)與控制器相連的選擇輸入，用于選擇所要完成的操作類型。的選擇輸入，用于選擇所要完成的操作類型。23數(shù)據(jù)通道綜合所用硬件資源有哪些？控制器的實(shí)現(xiàn)方法有哪些？數(shù)據(jù)通道綜合所用硬件資源有哪些？控制器的實(shí)現(xiàn)方法有哪些？ 數(shù)據(jù)通道是由功能單元、存儲(chǔ)單元和互連資源等三類硬件模塊構(gòu)成的互連網(wǎng)絡(luò)，用于實(shí)現(xiàn)數(shù)據(jù)的傳輸。控制器通常由硬連邏輯（hardwired logic ）或固件(firmware)構(gòu)成，用于控制數(shù)據(jù)通路中數(shù)據(jù)的傳輸。這些模塊互連并與控制器相連后，即完成了寄存器傳輸級(jí)設(shè)

21、計(jì)。 功能單元是功能單元是數(shù)據(jù)通道中用于實(shí)現(xiàn)一種或多種操作類型的組數(shù)據(jù)通道中用于實(shí)現(xiàn)一種或多種操作類型的組合邏輯單元。實(shí)現(xiàn)多種操作類型的功能單元有合邏輯單元。實(shí)現(xiàn)多種操作類型的功能單元有一個(gè)或多個(gè)與控一個(gè)或多個(gè)與控制器相連制器相連的選擇輸入，用于選擇所要完成的操作類型。的選擇輸入，用于選擇所要完成的操作類型。存儲(chǔ)單元存儲(chǔ)單元中的中的使能輸入與控制器相連使能輸入與控制器相連，以控制其讀，以控制其讀/寫操作。寫操作?；ミB資源互連資源包括連線、多路器和總線，其中的包括連線、多路器和總線，其中的選擇輸入與控制器選擇輸入與控制器相連相連，用于選擇輸入數(shù)據(jù)。，用于選擇輸入數(shù)據(jù)。 24對(duì)于下圖所示的數(shù)據(jù)流圖

22、，用對(duì)于下圖所示的數(shù)據(jù)流圖，用“盡早調(diào)度盡早調(diào)度”算法（算法（ASAP)和和“盡遲調(diào)盡遲調(diào)度度”算法（算法（ALAP）對(duì)其進(jìn)行調(diào)度，硬件約束為）對(duì)其進(jìn)行調(diào)度，硬件約束為加法器。加法器。+解：+25+26Chapter 3 VLSI綜合技術(shù)綜合技術(shù)物理（版圖）綜合技術(shù)物理（版圖）綜合技術(shù) 物 理 設(shè) 計(jì) 電 路 設(shè) 計(jì) 劃 分 布 圖 規(guī) 劃 和 布 局 總 體 布 線 詳 細(xì) 布 線 設(shè) 計(jì) 驗(yàn) 證在邏輯綜合完成后，緊接著就進(jìn)在邏輯綜合完成后，緊接著就進(jìn)行版圖綜合。行版圖綜合。版圖綜合系統(tǒng)與邏輯綜合相銜接，版圖綜合系統(tǒng)與邏輯綜合相銜接，將邏輯綜合的結(jié)果作為版圖綜合將邏輯綜合的結(jié)果作為版圖綜合的

23、輸入數(shù)據(jù)。這些數(shù)據(jù)中含有由的輸入數(shù)據(jù)。這些數(shù)據(jù)中含有由工藝庫(kù)中單元組成的網(wǎng)絡(luò)表信息工藝庫(kù)中單元組成的網(wǎng)絡(luò)表信息和需要滿足的約束條件。其中包和需要滿足的約束條件。其中包括：（括：（1）關(guān)鍵路徑的延遲時(shí)間；）關(guān)鍵路徑的延遲時(shí)間；（2）指定路徑的延遲時(shí)間；（）指定路徑的延遲時(shí)間；（3）芯片面積；（芯片面積；（4）功耗；（）功耗；（5）負(fù)）負(fù)載能力。載能力。27u 邏輯劃分邏輯劃分: 將邏輯電路劃分成功能塊將邏輯電路劃分成功能塊; 原則原則：功能塊面積和：功能塊面積和端子數(shù)滿足要求，使功能塊數(shù)目或總的外連接數(shù)最小端子數(shù)滿足要求，使功能塊數(shù)目或總的外連接數(shù)最小u 布局規(guī)劃布局規(guī)劃：根據(jù)電路網(wǎng)表、估計(jì)芯片

24、的：根據(jù)電路網(wǎng)表、估計(jì)芯片的大體大體面積和形狀、各面積和形狀、各功能塊的功能塊的大體大體形狀面積、功能塊的數(shù)目、輸入形狀面積、功能塊的數(shù)目、輸入/輸出數(shù)目等，輸出數(shù)目等，對(duì)設(shè)計(jì)的電路進(jìn)行物理劃分和預(yù)布局。先進(jìn)行對(duì)設(shè)計(jì)的電路進(jìn)行物理劃分和預(yù)布局。先進(jìn)行初始規(guī)劃初始規(guī)劃（initialize floorplan），產(chǎn)生輸入），產(chǎn)生輸入/輸出行，單元區(qū)行以及布輸出行，單元區(qū)行以及布線網(wǎng)格等，然后進(jìn)行行調(diào)整、芯片面積調(diào)整、布線網(wǎng)格調(diào)整，線網(wǎng)格等，然后進(jìn)行行調(diào)整、芯片面積調(diào)整、布線網(wǎng)格調(diào)整，并進(jìn)行并進(jìn)行預(yù)布局預(yù)布局，初步，初步確定確定各功能塊的形狀面積及相對(duì)位置、各功能塊的形狀面積及相對(duì)位置、I/O位置

25、以及芯片形狀尺寸，而且可以從位置以及芯片形狀尺寸，而且可以從總體上總體上考慮電源、考慮電源、地線、數(shù)據(jù)通道分布（地線、數(shù)據(jù)通道分布（datapath plan） u 布局布局：按電路功能、性能、幾何要求，放置各部件：按電路功能、性能、幾何要求，放置各部件; 目標(biāo)目標(biāo)：芯片面積最小、性能優(yōu)化芯片面積最小、性能優(yōu)化. 優(yōu)劣判斷標(biāo)準(zhǔn)優(yōu)劣判斷標(biāo)準(zhǔn)：連線總長(zhǎng)度、布：連線總長(zhǎng)度、布線均勻性線均勻性u(píng) 布線布線:滿足工藝規(guī)則、布線層數(shù)限制、線寬、線間距限制和滿足工藝規(guī)則、布線層數(shù)限制、線寬、線間距限制和各線網(wǎng)可靠絕緣等，根據(jù)電路的連接關(guān)系進(jìn)行連線，各線網(wǎng)可靠絕緣等，根據(jù)電路的連接關(guān)系進(jìn)行連線，100%連通，

26、使芯片面積最小連通，使芯片面積最小 28 布通率布通率100%布線面積最小布線面積最小布線總長(zhǎng)度最小布線總長(zhǎng)度最小通孔數(shù)少通孔數(shù)少 布線均勻布線均勻 29layout design flowlayout design flow30layout design flowlayout design flow31layout design flowlayout design flow32物理綜合的輸入？輸出？物理綜合的輸入？輸出？ 輸入輸入：A netlist of gates (or blocks) and their interconnections輸出輸出：A geometrical layou

27、t of the netlist within an area constraint 33舉例說(shuō)明集成電路布線長(zhǎng)度估算方法有那些？舉例說(shuō)明集成電路布線長(zhǎng)度估算方法有那些？ Semi-perimeter method（半周長(zhǎng)方法）（半周長(zhǎng)方法）Complete Graph（全圖）（全圖）Minimum Chain（最小鏈方法）（最小鏈方法）Source to Sink Connection（源（源-終端連接方法）終端連接方法）Steiner Tree Approximation（Steiner樹(shù)方法）樹(shù)方法）Minimum Spanning Tree（最小生成樹(shù)方法）（最小生成樹(shù)方法） 34 集

28、成電路布線長(zhǎng)度估算方法集成電路布線長(zhǎng)度估算方法 Semi-perimeter method（半周長(zhǎng)方法），Complete Graph（全圖），Minimum Chain（最小鏈方法），Source to Sink Connection（源-終端連接方法），Steiner Tree Approximation（Steiner樹(shù)方法），Minimum Spanning Tree（最小生成樹(shù)方法） Steiner point35 如圖是一種評(píng)估集成電路連線長(zhǎng)度的方法示意圖，請(qǐng)說(shuō)出這種如圖是一種評(píng)估集成電路連線長(zhǎng)度的方法示意圖，請(qǐng)說(shuō)出這種方法的名稱？該圖的連線長(zhǎng)度是多少（單位）？圖中小方格是方法的名

29、稱？該圖的連線長(zhǎng)度是多少（單位）？圖中小方格是邊長(zhǎng)為邊長(zhǎng)為1單位的正方形。單位的正方形。Minimum ChainMinimum Chain（最小鏈方法）。連線長(zhǎng)度是（最小鏈方法）。連線長(zhǎng)度是1414（單位）（單位） 36布線通道中軌道（track），主干（trunk），枝干（branch），曲干或狗腿（dogleg）。37布線通道中軌道（track），主干（trunk），枝干（branch），曲干或狗腿（dogleg）。38布局約束種類有哪些？布局約束種類有哪些？ Pre-placed constraintRange constraint(區(qū)域約束區(qū)域約束)Boundary constrai

30、ntAlignment(對(duì)準(zhǔn)對(duì)準(zhǔn))Abutment(鄰接鄰接)Clustering Pre-placedRangeBoundaryAlignmentAbutmentClustering39集成電路布線時(shí)主要考慮哪些因素集成電路布線時(shí)主要考慮哪些因素？ 1端點(diǎn)數(shù)目（兩端，多端網(wǎng)點(diǎn)）端點(diǎn)數(shù)目（兩端，多端網(wǎng)點(diǎn)）Number of terminals (two-terminals vs. multi-terminal nets)2網(wǎng)線寬度（如電源線和地線，信號(hào)線線網(wǎng)）網(wǎng)線寬度（如電源線和地線，信號(hào)線線網(wǎng)）Net widths (power and ground vs. signal nets)3 Vi

31、a restrictions (stacked vs. conventional vias)4邊界類型（規(guī)則的，不規(guī)則的）邊界類型（規(guī)則的，不規(guī)則的）Boundary types (regular vs. irregular)5 布線層數(shù)的限制（布線層數(shù)的限制（2層，層，3層，多層）層，多層）Number of layers (two vs. three, more layers?)6 線網(wǎng)類型的限制（關(guān)鍵線網(wǎng)，非關(guān)鍵線網(wǎng)）線網(wǎng)類型的限制（關(guān)鍵線網(wǎng)，非關(guān)鍵線網(wǎng)）Net types (critical vs. non-critical nets) 40集成電路布線時(shí)輸入、輸出、目標(biāo)？集成電路布線

32、時(shí)輸入、輸出、目標(biāo)？ 輸入：網(wǎng)表，關(guān)鍵線網(wǎng)的延遲，功能塊的位置和引腳的位置輸入：網(wǎng)表，關(guān)鍵線網(wǎng)的延遲，功能塊的位置和引腳的位置Timing budget for critical nets，Location of blocks and location of pins輸出：所有線網(wǎng)的幾何版圖輸出：所有線網(wǎng)的幾何版圖Geometric layouts of all nets目標(biāo)：總線長(zhǎng)最短，通孔數(shù)最少，在不增加芯片面積的情況下目標(biāo)：總線長(zhǎng)最短，通孔數(shù)最少，在不增加芯片面積的情況下完成所有互連；完成所有互連；Minimizing the total wire length, the number

33、of vias, or just completing all connections without increasing the chip area；每一個(gè)線網(wǎng)滿足延遲要求。每一個(gè)線網(wǎng)滿足延遲要求。Each net meets its timing budget 41Cost components:O Area (channel width) min congestion in prev levels helpedO Wire delays timing minimization in previous levelsO Number of layers (less layers less

34、expensive)O Additional cost components: number of bends, vias 42Floorplanning versus PlacementFloorplanning versus Placement Both determines block positions to optimize the circuit performance. Floorplanning: Details like shapes of blocks, I/O pin positions, etc. are not yet fixed (blocks with flexi

35、ble shape are called soft blocks). Placement: Details like module shapes and I/O pin positions are fixed (blocks with no flexibility in shape are called hard blocks).43Chapter 3 綜合技術(shù)綜合技術(shù)物理（版圖）綜合技術(shù)物理（版圖）綜合技術(shù)Layout synthesis階段階段1:塊布局塊布局:只完成給定區(qū)域的單元安置只完成給定區(qū)域的單元安置.階段階段2：總體布線：總體布線:完成線網(wǎng)向各布線區(qū)域的分配完成線網(wǎng)向各布線區(qū)域的

36、分配工作，但線網(wǎng)在各布線區(qū)域的確切位置直到詳細(xì)工作，但線網(wǎng)在各布線區(qū)域的確切位置直到詳細(xì)布線完成后才確定布線完成后才確定. 階段階段3：詳細(xì)布線：詳細(xì)布線 分為三階段：分為三階段：44Chapter 3 綜合技術(shù)綜合技術(shù)物理（版圖）綜合技術(shù)物理（版圖）綜合技術(shù)45Chapter 3 綜合技術(shù)綜合技術(shù)物理（版圖）綜合技術(shù)物理（版圖）綜合技術(shù)Layout synthesis左圖是：總體布線，右圖是：詳細(xì)布線左圖是：總體布線，右圖是：詳細(xì)布線就是從整個(gè)布線設(shè)計(jì)的全局出發(fā)將所有線網(wǎng)合理地分就是從整個(gè)布線設(shè)計(jì)的全局出發(fā)將所有線網(wǎng)合理地分配到各布線通道中去，這一階段僅僅確定線網(wǎng)各個(gè)部分屬于哪配到各布線通道

37、中去，這一階段僅僅確定線網(wǎng)各個(gè)部分屬于哪個(gè)通道，但在通道中的具體位置并沒(méi)有確定下來(lái)。個(gè)通道，但在通道中的具體位置并沒(méi)有確定下來(lái)。：完成在每一個(gè)布線區(qū)的布線線段和通孔。：完成在每一個(gè)布線區(qū)的布線線段和通孔。46Chapter 3 綜合技術(shù)綜合技術(shù)物理（版圖）綜合技術(shù)物理（版圖）綜合技術(shù)Layout synthesis47可以把布線通道分為幾類，名稱是什么可以把布線通道分為幾類，名稱是什么？?jī)煞N通道布線：一是普通（雙邊）通道布線，另一種是開(kāi)關(guān)匣（四邊）通道布線 channelswitchboxchannelswitchboxpins48布線循環(huán)約束和垂直（對(duì)準(zhǔn)）約束？布線循環(huán)約束和垂直（對(duì)準(zhǔn)）約束

38、？下圖中1，2構(gòu)成循環(huán)約束。1與2垂直對(duì)齊（準(zhǔn)）構(gòu)成垂直約束。49在給通道布線時(shí)，如果引腳存在垂直約束，且存在循在給通道布線時(shí)，如果引腳存在垂直約束，且存在循環(huán)回路，即所謂的循環(huán)約束，如圖所示，能用左邊布環(huán)回路，即所謂的循環(huán)約束，如圖所示，能用左邊布線方法布線嗎？如能，請(qǐng)說(shuō)明理由，并給予布線；如線方法布線嗎？如能，請(qǐng)說(shuō)明理由，并給予布線；如不能，請(qǐng)選擇其他任一種布線方法給予布線。不能，請(qǐng)選擇其他任一種布線方法給予布線。 不能。用狗腿布線方法布線，如圖所示不能。用狗腿布線方法布線，如圖所示 50布局規(guī)劃用的布局規(guī)劃用的“基本單元基本單元”、“元件元件”或或“塊塊”有哪有哪些？些？ Floorpl

39、anning uses the adders, registers, and FSMs as building blocks.如各種邏輯門、觸發(fā)器、移位器、全加器等。如各種邏輯門、觸發(fā)器、移位器、全加器等。 布線質(zhì)量評(píng)價(jià)布線質(zhì)量評(píng)價(jià)? ? 布通率布通率100%；布線面積最?。徊季€面積最??；布線總長(zhǎng)度最??；布線總長(zhǎng)度最??；通孔數(shù)少；通孔數(shù)少；布線均勻布線均勻 51 版圖布局規(guī)劃有可切割結(jié)構(gòu)，不可切割結(jié)構(gòu)，鑲嵌結(jié)構(gòu)版圖布局規(guī)劃有可切割結(jié)構(gòu)，不可切割結(jié)構(gòu)，鑲嵌結(jié)構(gòu)3種種 可切割結(jié)構(gòu)可切割結(jié)構(gòu)不可切割結(jié)構(gòu)不可切割結(jié)構(gòu)鑲嵌結(jié)構(gòu)鑲嵌結(jié)構(gòu)52Which of the floorplans below is

40、a slicing structure? Explain.BACDEFGHIJCant slice hereBACDEFGHIJCant slice hereNot a slicing structure.Not a slicing structure -cant even get started.53Rearrange the blocks in this floorplan as little as possible to make it a slicing structure.ABCDEEFor example54在不同的集成電路版圖設(shè)計(jì)方法中，用于布線的通道環(huán)境在不同的集成電路版圖設(shè)計(jì)

41、方法中，用于布線的通道環(huán)境是不一樣的是不一樣的 (是怎樣的？是怎樣的？)55在不同的集成電路版圖設(shè)計(jì)方法中，用于布線的通道環(huán)境在不同的集成電路版圖設(shè)計(jì)方法中，用于布線的通道環(huán)境是不一樣的是不一樣的 feedthroughfailed net56VLSIVLSI模擬退火技術(shù)的思想及與金屬退火方法的類比模擬退火技術(shù)的思想及與金屬退火方法的類比 57曲干布線（或狗腿布線）與傳統(tǒng)的左邊算法曲干布線（或狗腿布線）與傳統(tǒng)的左邊算法相比有什么優(yōu)點(diǎn)？相比有什么優(yōu)點(diǎn)？ 曲干布線（或狗腿布線）是在左邊算法的基礎(chǔ)上針對(duì)曲干布線（或狗腿布線）是在左邊算法的基礎(chǔ)上針對(duì)多點(diǎn)布線多點(diǎn)布線網(wǎng)網(wǎng)布線提出的一種改進(jìn)算法。布線提出

42、的一種改進(jìn)算法。改進(jìn)之處是引入了子線網(wǎng)的概念，改進(jìn)之處是引入了子線網(wǎng)的概念，即一條多點(diǎn)線網(wǎng)的任何兩個(gè)相鄰的接點(diǎn)可定義成一條子線網(wǎng)的即一條多點(diǎn)線網(wǎng)的任何兩個(gè)相鄰的接點(diǎn)可定義成一條子線網(wǎng)的接點(diǎn)，因而一條接點(diǎn)，因而一條m個(gè)接點(diǎn)的線網(wǎng)可定義成個(gè)接點(diǎn)的線網(wǎng)可定義成m-1條子線網(wǎng)。在子線條子線網(wǎng)。在子線網(wǎng)的基礎(chǔ)上運(yùn)用左邊算法，一方面在很多情況下可以縮短垂直網(wǎng)的基礎(chǔ)上運(yùn)用左邊算法，一方面在很多情況下可以縮短垂直約束中最大鏈的長(zhǎng)度，另一方面可減少垂直約束產(chǎn)生回路的可約束中最大鏈的長(zhǎng)度，另一方面可減少垂直約束產(chǎn)生回路的可能性。因而用曲干算法布線后，水平軌道可望減少，布線效果能性。因而用曲干算法布線后，水平軌道可

43、望減少，布線效果會(huì)更加提高。當(dāng)然，曲干布線的結(jié)果會(huì)使得通孔數(shù)有所增加。會(huì)更加提高。當(dāng)然，曲干布線的結(jié)果會(huì)使得通孔數(shù)有所增加。 每個(gè)線網(wǎng)只允許占一條水平每個(gè)線網(wǎng)只允許占一條水平軌道軌道58集成電路布線中集成電路布線中Dogleg（狗腿或曲干）是如何定義的，請(qǐng)畫(huà)圖（狗腿或曲干）是如何定義的，請(qǐng)畫(huà)圖表示。加表示。加Dogleg（狗腿或曲干）的目的是什么？?jī)H是為了解決（狗腿或曲干）的目的是什么？?jī)H是為了解決垂直（循環(huán)）約束嗎？請(qǐng)說(shuō)明。垂直（循環(huán)）約束嗎？請(qǐng)說(shuō)明。答：一條多點(diǎn)線網(wǎng)的任何兩個(gè)相鄰的接點(diǎn)可定義成一條子線網(wǎng)答：一條多點(diǎn)線網(wǎng)的任何兩個(gè)相鄰的接點(diǎn)可定義成一條子線網(wǎng)的接點(diǎn)，通過(guò)加狗腿可使一個(gè)線網(wǎng)占有

44、多余一個(gè)的軌道的接點(diǎn)，通過(guò)加狗腿可使一個(gè)線網(wǎng)占有多余一個(gè)的軌道(如下圖如下圖所示，網(wǎng)點(diǎn)所示，網(wǎng)點(diǎn)2占了占了2個(gè)軌道個(gè)軌道)。加狗腿不但可以解決垂直（循環(huán)）。加狗腿不但可以解決垂直（循環(huán)）約束，也用于減少布線通道的高度，節(jié)省面積。約束，也用于減少布線通道的高度，節(jié)省面積。 59Maze routingMaze routing（迷宮（或李（迷宮（或李(Lee)(Lee)氏）布線法）？氏）布線法）？ 迷宮（或李迷宮（或李(Lee)氏）布線法是一種基于網(wǎng)格擴(kuò)散的方法，對(duì)氏）布線法是一種基于網(wǎng)格擴(kuò)散的方法，對(duì)兩個(gè)端子兩個(gè)端子之間的連接，從一端出發(fā)，在相鄰網(wǎng)絡(luò)搜尋，直到遇之間的連接，從一端出發(fā)，在相鄰網(wǎng)絡(luò)

45、搜尋，直到遇到另一端子或網(wǎng)格被阻塞。一種利用到另一端子或網(wǎng)格被阻塞。一種利用波傳播原理波傳播原理依次向鄰近點(diǎn)依次向鄰近點(diǎn)探索的一種廣探方法探索的一種廣探方法具有饒障能力強(qiáng)，互連路徑短，適應(yīng)性好等特點(diǎn)。尤其在解決具有饒障能力強(qiáng)，互連路徑短，適應(yīng)性好等特點(diǎn)。尤其在解決兩點(diǎn)間的互連問(wèn)題時(shí)，只要兩點(diǎn)間的互連問(wèn)題時(shí)，只要兩點(diǎn)間兩點(diǎn)間存在著存在著曼哈頓曼哈頓路徑，則無(wú)論路徑，則無(wú)論之間的障礙多么復(fù)雜，它都能找到其中之間的障礙多么復(fù)雜，它都能找到其中最短最短的一條路徑。缺點(diǎn)：的一條路徑。缺點(diǎn)：占內(nèi)存大，機(jī)時(shí)長(zhǎng)。占內(nèi)存大，機(jī)時(shí)長(zhǎng)。 60Maze routing（迷宮（或李（迷宮（或李(Lee)氏）布線氏）布線

46、 61For the channel shown below(dotted line show vertically aligned pins):AAABBGGGDDEEFFFCCa)Can this channel be routed using the left-edge algorithm? This channel cannot be routed using the left edge algorithm because pins C and F are vertically aligned making it impossible to route the channel with

47、 single horizontal track. Doglegging is required to successfully route this channel.62B) Route the channel.AAABBGGGDDEEFFFCC63Use the Rivest-fiduccia method to route this channel.AAABBGGGDDEEFFFCCHHHHStep 1 -net A and B, rule 5: see above figure.Step 2 - rule 4 on nets A and B: see figure below.64AA

48、ABBGGGDDEEFFFCCHHHHAAABBGGGDDEEFFFCCHHHHStep3-rule 5 on nets G and D:65AAABBGGGDDEEFFFCCHHHHStep 4: rule 5 on net H:AAABBGGGDDEEFFFCCHHHHStep 5: rule 2 on nets A and H:66AAABBGGGDDEEFFFCCHHHHStep 6: rule 5 on nets C and F, rule 4 on H:AAABBGGGDDEEFFFCCHHHHStep 7: connect and terminate nets B and D,

49、rule 4 on C:67AAABBGGGDDEEFFFCCHHHHStep 8: connect G and H:AAABBGGGDDEEFFFCCHHHHStep 9: rule 4 on C, E, G, and H, connect F:68AAABBGGGDDEEFFFCCHHHHStep 10: connect and terminate E and G, rule 4 on H :AAABBGGGDDEEFFFCCHHHHStep 11: rule 4 on A, C, F :69AAABBGGGDDEEFFFCCHHHHStep 12: connect and termina

50、te A, rule 4 on C, F :AAABBGGGDDEEFFFCCHHHHStep 13: connect and terminate C and F :70Determine a routing for these two channels using the minimum number of doglegs and the minimum number of tracks. The dashed lines denote available tracks.cabbadcad71用貪婪算法對(duì)下列通道布線。用貪婪算法對(duì)下列通道布線。 72Greedy Router: Rivest

51、 and Fiduccia 73Pins with the same name in the floorplan below are on the same net. Design a global route, equalizing channel utilization and wire lengths. ABCDEFi1i1i2i2O9o9aaabbbO9i5i5i3i3i3cdbfeci4i5di6eo8o7o6o8o7o5o4o3i6o6o5o4o1o2o4i4f74ABCDEFi1i1i2i2O9o9aaabbbO9i5i5i3i3i3cdbfeci4i5di6eo8o7o6o8o

52、7o5o4o3i6o6o5o4o1o2o3i4f75Can the floorplan below be routed with planar power and ground net? If so, give a routing. If not, explain why.VDDVDDVDDVDDVDDVDDVDDVDDVSSVSSVSSVSSVSSVSSVSSVSSVSSVSSVDDVDD Yes, This floorplan can be routed. This bifurcation lines on the cells show that VDD is always on the

53、left side of the cell. 76VDDVSSVDDVSSVSSVDDVDDVSSVDDVSSVDDVSSVDDVSSVDDVSSDoes this floorplan have a single-layer planar VDD/VSS wiring? Explain.Yes , as shown.77電路模擬電路模擬? 根據(jù)電路的拓?fù)浣Y(jié)構(gòu)和元件參數(shù)將電路問(wèn)題轉(zhuǎn)換根據(jù)電路的拓?fù)浣Y(jié)構(gòu)和元件參數(shù)將電路問(wèn)題轉(zhuǎn)換成適當(dāng)?shù)臄?shù)學(xué)方程并求解，根據(jù)計(jì)算結(jié)果檢驗(yàn)電路成適當(dāng)?shù)臄?shù)學(xué)方程并求解，根據(jù)計(jì)算結(jié)果檢驗(yàn)電路設(shè)計(jì)的正確性設(shè)計(jì)的正確性 模擬對(duì)象：元件模擬對(duì)象：元件優(yōu)點(diǎn)：優(yōu)點(diǎn)：不需實(shí)際元件、可作各

54、種模擬甚至破壞性不需實(shí)際元件、可作各種模擬甚至破壞性模擬模擬78電路模擬在集成電路設(shè)計(jì)中起的作用電路模擬在集成電路設(shè)計(jì)中起的作用?用于版圖設(shè)計(jì)用于版圖設(shè)計(jì)前前的電路設(shè)計(jì)，保證電路正確的電路設(shè)計(jì)，保證電路正確(包包括電路結(jié)構(gòu)和元件參數(shù)括電路結(jié)構(gòu)和元件參數(shù))可用于版圖設(shè)計(jì)之可用于版圖設(shè)計(jì)之后后的的“后仿真后仿真”：考慮了寄：考慮了寄生參數(shù)，由電路模擬預(yù)測(cè)電路性能生參數(shù)，由電路模擬預(yù)測(cè)電路性能對(duì)有單元庫(kù)支持的設(shè)計(jì)：對(duì)有單元庫(kù)支持的設(shè)計(jì)：?jiǎn)卧孪冉?jīng)過(guò)電路模單元事先經(jīng)過(guò)電路模擬擬，精心設(shè)計(jì)了相應(yīng)的電路結(jié)構(gòu)和元件參數(shù)。，精心設(shè)計(jì)了相應(yīng)的電路結(jié)構(gòu)和元件參數(shù)。對(duì)無(wú)單元庫(kù)支持的全定制設(shè)計(jì)：由底向上，首對(duì)無(wú)單元庫(kù)

55、支持的全定制設(shè)計(jì)：由底向上，首先對(duì)單元門電路進(jìn)行電路設(shè)計(jì)、先對(duì)單元門電路進(jìn)行電路設(shè)計(jì)、電路模擬電路模擬，依，依此進(jìn)行版圖設(shè)計(jì)，直至整個(gè)電路。此進(jìn)行版圖設(shè)計(jì)，直至整個(gè)電路。79電路模擬中，對(duì)大型電路應(yīng)采取哪些改善措施？電路模擬中，對(duì)大型電路應(yīng)采取哪些改善措施？ 如果電路比較復(fù)雜，電路規(guī)摸很大，摸擬時(shí)間將很長(zhǎng)，改善的方法有：（1）電路分塊分析，）電路分塊分析，（2）電路中不活動(dòng)狀態(tài)的利用，在對(duì)電路進(jìn)行時(shí)序分析）電路中不活動(dòng)狀態(tài)的利用，在對(duì)電路進(jìn)行時(shí)序分析時(shí)，對(duì)處于不活動(dòng)狀態(tài)的子電路的方程組，可以不時(shí)，對(duì)處于不活動(dòng)狀態(tài)的子電路的方程組，可以不必進(jìn)行迭代計(jì)算。必進(jìn)行迭代計(jì)算。（3）利用求解電路方程組時(shí)

56、矩陣的稀疏性，采用稀疏矩）利用求解電路方程組時(shí)矩陣的稀疏性，采用稀疏矩陣的方法，減少運(yùn)算時(shí)間，提高運(yùn)算速度。陣的方法，減少運(yùn)算時(shí)間，提高運(yùn)算速度。（4）采用波形松馳法、逐點(diǎn)松馳法等算法，應(yīng)用于）采用波形松馳法、逐點(diǎn)松馳法等算法，應(yīng)用于MOS集成電路的時(shí)域分析。集成電路的時(shí)域分析。 80PSpice的電路模擬的電路模擬分析過(guò)程（*）調(diào)用OrCAD/Capture軟件新建設(shè)計(jì)項(xiàng)目（Project）配置元器件庫(kù)進(jìn)入設(shè)計(jì)項(xiàng)目管理窗口啟動(dòng)電路編輯模塊完成仿真電原理圖繪制用Pspice命令菜單生成Simulation Profile用Pspice命令菜單或工具條放置波形觀測(cè)點(diǎn)放置輸出標(biāo)志符（在Specia

57、l庫(kù)中）啟動(dòng)Pspice分析命令在Probe窗口分析波形（在OUTPUT文件觀測(cè)輸出標(biāo)志符處數(shù)據(jù)）(觀測(cè)探針)81PSpicePSpice電路模擬分析功能種類有哪些？電路模擬分析功能種類有哪些？ 8種基本的電路特性分析類型？種基本的電路特性分析類型？82PSpice應(yīng)用中最重要的一個(gè)概念應(yīng)用中最重要的一個(gè)概念Simulation Profile(模擬類型分組)PSpicePSpice中的各種分析功能類型分為和兩類?；痉治龉δ茴愋突痉治龉δ茴愋头譃? 4組，對(duì)應(yīng)4 4種分析類型(Analysis type) ：Bias PointsBias Points：基本偏置點(diǎn)分析：基本偏置點(diǎn)分析DC

58、Sweep DC Sweep ：直流分析：直流分析AC Sweep/Noise AC Sweep/Noise ：交流：交流/噪聲分析噪聲分析Time Domain Time Domain ：時(shí)域：時(shí)域(瞬態(tài)瞬態(tài))分析分析83Simulation Profile(模擬類型分組模擬類型分組)及每組包括的分析功能類型及每組包括的分析功能類型基基 本本 分分 析析 功功 能能84直流工作點(diǎn)分析直流工作點(diǎn)分析(Bias Point Detail)？計(jì)算電路的直流工作狀態(tài)，計(jì)算電路的直流工作狀態(tài)，并給出非線性器件的工作點(diǎn)和線性化參數(shù)。并給出非線性器件的工作點(diǎn)和線性化參數(shù)。直流傳輸特性分析直流傳輸特性分析(

59、TF：Transfer Function)？將電路在直流工將電路在直流工作點(diǎn)處作線性化處理，計(jì)算下述作點(diǎn)處作線性化處理，計(jì)算下述3個(gè)參數(shù)：個(gè)參數(shù)： 輸出端和輸入端直流電壓之比輸出端和輸入端直流電壓之比 輸入電阻輸入電阻 輸出電阻輸出電阻直流靈敏度分析直流靈敏度分析(DC Sensitivity)？分析節(jié)點(diǎn)直流電壓對(duì)電阻、分析節(jié)點(diǎn)直流電壓對(duì)電阻、獨(dú)立源、控制開(kāi)關(guān)、二極管、雙極晶體管參數(shù)的靈敏度。獨(dú)立源、控制開(kāi)關(guān)、二極管、雙極晶體管參數(shù)的靈敏度。直流特性掃描分析（直流特性掃描分析（DC Sweep）？輸入加掃描電壓或電流，求？輸入加掃描電壓或電流，求輸出和其他節(jié)點(diǎn)（元件連接處）電壓或支路電流；輸出

60、和其他節(jié)點(diǎn)（元件連接處）電壓或支路電流； 交流小信號(hào)頻率特性分析交流小信號(hào)頻率特性分析(AC Sweep)？在電路直流工作點(diǎn)處建在電路直流工作點(diǎn)處建立交流小信號(hào)等效電路，使輸入交流信號(hào)頻率在一定范圍變化，立交流小信號(hào)等效電路，使輸入交流信號(hào)頻率在一定范圍變化，計(jì)算輸出交流信號(hào)的變化。計(jì)算輸出交流信號(hào)的變化。瞬態(tài)特性分析瞬態(tài)特性分析(TRAN)？在給定輸入激勵(lì)信號(hào)作用下，計(jì)算電在給定輸入激勵(lì)信號(hào)作用下，計(jì)算電路輸出端的瞬態(tài)響應(yīng)（時(shí)域暫態(tài)分析）。路輸出端的瞬態(tài)響應(yīng)（時(shí)域暫態(tài)分析）。85PSpice仿真類型86參數(shù)掃描（溫度特性、參數(shù)掃描）分析作用參數(shù)掃描（溫度特性、參數(shù)掃描）分析作用？鑒別出電路設(shè)