數(shù)字電路2學(xué)習(xí)教案

1、會(huì)計(jì)學(xué)1數(shù)字電路數(shù)字電路2第一頁，共94頁。ABCF&組合(zh)邏輯電路的分析邏輯圖邏輯圖邏輯邏輯(lu j)表達(dá)表達(dá)式式 1 1 最簡(jiǎn)與或最簡(jiǎn)與或表達(dá)式表達(dá)式 2 ABX BCY CAZ XYZF 2 CABCABFACBCABXYZF 第2頁/共94頁第二頁，共94頁。A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111最簡(jiǎn)與或最簡(jiǎn)與或表達(dá)式表達(dá)式 3 真值表真值表CABCABF 3 4 電路電路(dinl)的邏輯功的邏輯功能能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出F為1，否則輸出F為0。所以這個(gè)電路實(shí)際上是一種3人表決(bio

2、ju)用的組合電路：只要有2票或3票同意，表決(bioju)就通過。 4 第3頁/共94頁第三頁，共94頁。組合電路的特點(diǎn)：在任何時(shí)刻的輸出組合電路的特點(diǎn)：在任何時(shí)刻的輸出(shch)(shch)只取只取決于當(dāng)時(shí)的輸入信號(hào)，而與電路原來所處的狀態(tài)無關(guān)。決于當(dāng)時(shí)的輸入信號(hào)，而與電路原來所處的狀態(tài)無關(guān)。實(shí)現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。實(shí)現(xiàn)組合電路的基礎(chǔ)是邏輯代數(shù)和門電路。組合電路的邏輯功能可用邏輯圖、真值表、邏輯表組合電路的邏輯功能可用邏輯圖、真值表、邏輯表達(dá)式、卡諾圖和波形圖等達(dá)式、卡諾圖和波形圖等5 5種方法來描述，它們?cè)诒举|(zhì)上種方法來描述，它們?cè)诒举|(zhì)上是相通的，可以互相轉(zhuǎn)換。是相通的，

3、可以互相轉(zhuǎn)換。組合電路的分析步驟：邏輯圖組合電路的分析步驟：邏輯圖寫出邏輯表達(dá)式寫出邏輯表達(dá)式邏輯表達(dá)式化簡(jiǎn)邏輯表達(dá)式化簡(jiǎn)列出真值表列出真值表邏輯功能描述。邏輯功能描述。 在許多情況下，如果用中、大規(guī)模集成電路來實(shí)現(xiàn)組在許多情況下，如果用中、大規(guī)模集成電路來實(shí)現(xiàn)組合函數(shù)，可以取得事半功倍的效果。合函數(shù)，可以取得事半功倍的效果。第4頁/共94頁第四頁，共94頁。2 常見的中規(guī)模(gum)組合邏輯電路第5頁/共94頁第五頁，共94頁。一、 譯碼器譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼的電路。 把代碼狀態(tài)的特定含義翻譯出來的過程(guchng)稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。第6頁/共94頁第

4、六頁，共94頁。（一） 二進(jìn)制譯碼器設(shè)二進(jìn)制譯碼器的輸入端為n個(gè)，則輸出端為2n個(gè)，且對(duì)應(yīng)于輸入代碼的每一種狀態(tài)，2n個(gè)輸出中只有一個(gè)(y )為1（或?yàn)?），其余全為0（或?yàn)?）。二進(jìn)制譯碼器可以譯出輸入變量的全部(qunb)狀態(tài)，故又稱為變量譯碼器。第7頁/共94頁第七頁，共94頁。1、3位二進(jìn)制譯碼器位二進(jìn)制譯碼器A2 A1 A0Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 0 0 0 0 0 0 00 1 0 0 0 0 0 00 0 1 0 0 0 0 00 0 0 1 0 0 0 00 0 0 0 1

5、 0 0 00 0 0 0 0 1 0 00 0 0 0 0 0 1 00 0 0 0 0 0 0 1真值表真值表輸入：輸入：3位二進(jìn)制代碼輸位二進(jìn)制代碼輸出出(shch)：8個(gè)互斥的信個(gè)互斥的信號(hào)號(hào)P63第8頁/共94頁第八頁，共94頁。01270126012501240123012201210120AAAYAAAYAAAYAAAYAAAYAAAYAAAYAAAY&111 A2 A1 A0 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0邏輯邏輯(lu j)表表達(dá)式達(dá)式邏輯圖邏輯圖電路特點(diǎn)電路特點(diǎn)(tdin)：與門組成的：與門組成的陣列陣列3 線-8 線譯碼器P64第9頁/共94頁第九頁，共9

6、4頁。2、集成、集成(j chn)二進(jìn)制譯碼器二進(jìn)制譯碼器74LS138 16 15 14 13 12 11 10 974LS138 1 2 3 4 5 6 7 8VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6A0 A1 A2 G2A G2B G1 Y7 GND74LS138 Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 G2A G2B G1Y0 Y1 Y2 Y3 Y4 Y5 Y6Y7A0 A1 A2 STB STC STA(a) 引腳排列圖(b) 邏輯功能示意圖A2、A1、A0為二進(jìn)制譯碼輸入端， 為譯碼輸出端（低電平有效），G1、 、為選通控制端。當(dāng)G11、 時(shí)，譯碼器處

7、于工作狀態(tài)；當(dāng)G10、時(shí)，譯碼器處于禁止?fàn)顟B(tài)。07YYAG2BG2022BAGG122BAGGP64第10頁/共94頁第十頁，共94頁。功能表功能表輸 入使 能選 擇輸 出G1 2GA2 A1 A001234567 YYYYYYYY 1 0 1 01 01 01 01 01 01 01 00 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1 1 1 0 11 1 1 1 1 0 1 11 1 1 1 0 1 1 11 1 1 0 1 1 1 11 1 0 1 1

8、1 1 11 0 1 1 1 1 1 10 1 1 1 1 1 1 1輸入輸入(shr)(shr)：自然二：自然二進(jìn)制碼進(jìn)制碼輸出輸出(shch)(shch)：低：低電平有效電平有效BAGGG222P64第11頁/共94頁第十一頁，共94頁。74107410)7 , 4 , 1 , 0(),(mmmmmmmmmCBAF（二） 譯碼器的應(yīng)用(yngyng)用二進(jìn)制譯碼器實(shí)現(xiàn)用二進(jìn)制譯碼器實(shí)現(xiàn)(shxin)邏邏輯函數(shù)輯函數(shù)畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)(shxin)這些函數(shù)的這些函數(shù)的接線圖。接線圖。寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非寫出函數(shù)的標(biāo)準(zhǔn)與或表達(dá)式，并變

9、換為與非-與非形式。與非形式。P65第12頁/共94頁第十二頁，共94頁。763763mmmmmmBCAABCCABBCABF用二進(jìn)制譯碼器實(shí)現(xiàn)用二進(jìn)制譯碼器實(shí)現(xiàn)(shxin)邏邏輯函數(shù)輯函數(shù)畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)畫出用二進(jìn)制譯碼器和與非門實(shí)現(xiàn)(shxin)這些函數(shù)的這些函數(shù)的接線圖。接線圖。寫出函數(shù)寫出函數(shù)(hnsh)的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非的標(biāo)準(zhǔn)與或表達(dá)式，并變換為與非-與與非形式。非形式。第13頁/共94頁第十三頁，共94頁。 a b c d e f g h a b c d a f b e f g h g e c d (a) 外形圖 (b) 共陰極 (c) 共陽極 +VCC

10、 a b c d e f g h （二） 顯示(xinsh)譯碼器1、數(shù)碼、數(shù)碼(shm)顯示器顯示器用來驅(qū)動(dòng)各種顯示器件，從而將用二進(jìn)制代碼表示的數(shù)字、文字、符號(hào)翻譯成人們習(xí)慣(xgun)的形式直觀地顯示出來的電路，稱為顯示譯碼器。P67第14頁/共94頁第十四頁，共94頁。第15頁/共94頁第十五頁，共94頁。b=c=f=g=1，a=d=e=0時(shí)時(shí)c=d=e=f=g=1，a=b=0時(shí)時(shí)共陰極共陰極(ynj)第16頁/共94頁第十六頁，共94頁。2、顯示、顯示(xinsh)譯碼器譯碼器真值表僅適用真值表僅適用(shyng)(shyng)于共于共陰極陰極LEDLED真值表真值表第17頁/共94

11、頁第十七頁，共94頁。2、集成、集成(j chn)顯示譯碼器顯示譯碼器74LS48 16 15 14 13 12 11 10 974LS48 1 2 3 4 5 6 7 8VCC f g a b c d eA1 A2 LT BI/RBO RBI A3 A0 GND引腳排列引腳排列(pili)圖圖P68第18頁/共94頁第十八頁，共94頁。輸 入輸 出功 能 或十 進(jìn) 制 數(shù)LT RBIA3 A2 A1 A0RBOBI /a b c d e f gRBOBI / (滅 燈 )LT (試 燈 )RBI (動(dòng) 態(tài) 滅 零 ) 0 1 0 0 0 0 00(輸 入 )100 0 0 0 0 0 01

12、1 1 1 1 1 10 0 0 0 0 0 001234567891011121314151 11 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 111111111111111111 1 1 1 1 1 00 1 1 0 0 0 01 1 0 1 1 0 11 1 1 1 0 0 10 1 1 0 0 1 11 0 1 1 0 1 10 0 1 1 1 1 11

13、1 1 0 0 0 01 1 1 1 1 1 11 1 1 0 0 1 10 0 0 1 1 0 10 0 1 1 0 0 10 1 0 0 0 1 11 0 0 1 0 1 10 0 0 1 1 1 10 0 0 0 0 0 0功功能能表表P68第19頁/共94頁第十九頁，共94頁。由真值表可以看出，為了增強(qiáng)器件的功能，在 74LS48 中還設(shè)置了一些輔助端。這些輔助端的功能如下：（1）試燈輸入端LT：低電平有效。當(dāng)LT0 時(shí)，數(shù)碼管的七段應(yīng)全亮，與輸入的譯碼信號(hào)無關(guān)。本輸入端用于測(cè)試數(shù)碼管的好壞。（2）動(dòng)態(tài)滅零輸入端RBI：低電平有效。當(dāng)LT1、RBI0、且譯碼輸入全為 0 時(shí)，該位輸出不

14、顯示，即 0 字被熄滅；當(dāng)譯碼輸入不全為 0 時(shí)，該位正常顯示。本輸入端用于消隱無效的 0。如數(shù)據(jù)0034.50 可顯示為 34.5。（3）滅燈輸入/動(dòng)態(tài)滅零輸出端RBOBI /：這是一個(gè)特殊的端鈕，有時(shí)用作輸入，有時(shí)用作輸出。當(dāng)RBOBI /作為輸入使用，且RBOBI /0 時(shí)，數(shù)碼管七段全滅，與譯碼輸入無關(guān)。當(dāng)RBOBI /作為輸出使用時(shí)，受控于LT和RBI：當(dāng)LT1 且RBI0 時(shí)，RBOBI /0；其它情況下RBOBI /1。本端鈕主要用于顯示多位數(shù)字時(shí)，多個(gè)譯碼器之間的連接。輔助輔助(fzh)端功能端功能第20頁/共94頁第二十頁，共94頁。譯碼器小結(jié)譯碼器小結(jié)(xioji)(xio

15、ji) 把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，把代碼狀態(tài)的特定含義翻譯出來的過程稱為譯碼，實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。實(shí)際上譯碼器就是實(shí)現(xiàn)譯碼操作的電路稱為譯碼器。實(shí)際上譯碼器就是把一種代碼轉(zhuǎn)換為另一種代碼電路。把一種代碼轉(zhuǎn)換為另一種代碼電路。譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器分二進(jìn)制譯碼器、十進(jìn)制譯碼器及字符顯示譯碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相譯碼器，各種譯碼器的工作原理類似，設(shè)計(jì)方法也相同。同。二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，而任二進(jìn)制譯碼器能產(chǎn)生輸入變量的全部最小項(xiàng)，而任一組合邏輯函數(shù)總能表示成最小項(xiàng)之和的形式一組合邏輯函數(shù)總能表示成最小項(xiàng)之

16、和的形式(xngsh)(xngsh)，所以，由二進(jìn)制譯碼器加上或門即可實(shí)，所以，由二進(jìn)制譯碼器加上或門即可實(shí)現(xiàn)任何組合邏輯函數(shù)。此外，用現(xiàn)任何組合邏輯函數(shù)。此外，用4 4線線-16-16線譯碼器還可線譯碼器還可實(shí)現(xiàn)實(shí)現(xiàn)BCDBCD碼到十進(jìn)制碼的變換。碼到十進(jìn)制碼的變換。第21頁/共94頁第二十一頁，共94頁。 將公共數(shù)據(jù)(shj)線上的信號(hào)傳送到不同單元中，由數(shù)據(jù)(shj)分配器來完成。當(dāng)需要在多個(gè)通道中選擇某個(gè)信號(hào)傳送到公共數(shù)據(jù)(shj)線上去時(shí)，需要將公共數(shù)據(jù)(shj)線與該輸入通道接通，完成這一功能的邏輯電路稱為數(shù)據(jù)(shj)選擇器。二、 數(shù)據(jù)(shj)選擇器第22頁/共94頁第二十二頁

17、，共94頁。1、 4選1數(shù)據(jù)(shj)選擇器輸 入 D A1 A0輸 出 YD0 0 0D1 0 1D2 1 0D3 1 1 D0 D1 D2 D330013012011010iiimDAADAADAADAADY真值表真值表邏輯邏輯(lu j)表達(dá)式表達(dá)式地地址址(dzh)變變量量輸輸入入數(shù)數(shù)據(jù)據(jù)由地址碼決定從路輸入中選擇哪路輸出。第23頁/共94頁第二十三頁，共94頁。邏輯圖邏輯圖1111D0 D1 D2 D3A1A0&1Y第24頁/共94頁第二十四頁，共94頁。2、 集成(j chn)數(shù)據(jù)選擇器 16 15 14 13 12 11 10 974LS153 1 2 3 4 5 6 7 8VC

18、C 2S A0 2D3 2D2 2D1 2D0 2Y1S A1 1D3 1D2 1D1 1D0 1Y GND集成集成(j chn)雙雙4選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS153輸 入輸 出 S D A1 A0 Y1 0 D0 0 00 D1 0 10 D2 1 00 D3 1 1 0 D0 D1 D2 D3選通控制端選通控制端S為低電平有效，即為低電平有效，即S=0時(shí)芯片被選時(shí)芯片被選中，處于工作狀態(tài)；中，處于工作狀態(tài)；S=1時(shí)芯片被禁止，時(shí)芯片被禁止，Y0。第25頁/共94頁第二十五頁，共94頁。集成集成(j chn)8選選1數(shù)據(jù)選擇器數(shù)據(jù)選擇器74LS151 16 15 14 13 12

19、11 10 9 74LS151 1 2 3 4 5 6 7 8 VCC D4 D5 D6 D7 A0 A1 A2 D3 D2 D1 D0 Y Y G GND 70012701210120iiimDAAADAAADAAADY70012701210120iiimDAAADAAADAAADY第26頁/共94頁第二十六頁，共94頁。74LS151的的真真值值表表第27頁/共94頁第二十七頁，共94頁。數(shù)據(jù)數(shù)據(jù)(shj)(shj)選擇器小選擇器小結(jié)結(jié)數(shù)據(jù)選擇器是能夠從來自不同地址的多路數(shù)字信息中任意選出所需要的一路信息作為輸出的組合電路，至于選擇哪一路數(shù)據(jù)輸出，則完全由當(dāng)時(shí)的選擇控制信號(hào)決定。數(shù)據(jù)選擇器

20、具有標(biāo)準(zhǔn)與或表達(dá)式的形式，提供了地址變量(binling)的全部最小項(xiàng)，并且一般情況下，Di可以當(dāng)作一個(gè)變量(binling)處理。因?yàn)槿魏谓M合邏輯函數(shù)總可以用最小項(xiàng)之和的標(biāo)準(zhǔn)形式構(gòu)成。所以，利用數(shù)據(jù)選擇器的輸入Di來選擇地址變量(binling)組成的最小項(xiàng)mi，可以實(shí)現(xiàn)任何所需的組合邏輯函數(shù)。用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)的步驟：選用數(shù)據(jù)選擇器確定地址變量(binling)求Di畫連線圖。第28頁/共94頁第二十八頁，共94頁。三、 加法器第29頁/共94頁第二十九頁，共94頁。1、半加器、半加器（一） 半加器和全加器能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位(jnwi)的邏輯電路稱為半加器

21、。半加器真值表Ai BiSi Ci0 00 11 01 10 01 01 00 1iiiiiiiiiiBACBABABAS=1&AiBiSiCiAiBiSiCiCO半加器符號(hào)半加器電路圖加數(shù)(ji sh)本位(bnwi)的和向高位的進(jìn)位第30頁/共94頁第三十頁，共94頁。2、全加器、全加器能對(duì)兩個(gè)1位二進(jìn)制數(shù)進(jìn)行相加并考慮(kol)低位來的進(jìn)位，即相當(dāng)于3個(gè)1位二進(jìn)制數(shù)相加，求得和及進(jìn)位的邏輯電路稱為全加器。Ai Bi Ci-1Si Ci0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 01 01 00 11 00 10 11 1 AiBiCi-100011

22、1100010111010 Si的卡諾圖 AiBiCi-1000111100001010111 Ci的卡諾圖17421iiiiCBAmmmmSiiiiiiiiBACBABAmmC153)(Ai、Bi：加數(shù)， Ci-1：低位來的進(jìn)位，Si：本位(bnwi)的和， Ci：向高位的進(jìn)位。第31頁/共94頁第三十一頁，共94頁。實(shí)現(xiàn)(shxin)多位二進(jìn)制數(shù)相加的電路稱為加法器。1、串行進(jìn)位、串行進(jìn)位(jnwi)加法器加法器（二） 多位加法器 C3 S3 C2 S2 C1 S1 C0 S0C0-1A3 B3 A2 B2 A1 B1 A0 B0COCOCOCOCICICICI：進(jìn)位信號(hào)是由低位向高位逐級(jí)

23、傳遞的，速度不高。第32頁/共94頁第三十二頁，共94頁。加法器小結(jié)加法器小結(jié)(xioji)(xioji)能對(duì)兩個(gè)能對(duì)兩個(gè)1 1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。路稱為半加器。能對(duì)兩個(gè)能對(duì)兩個(gè)1 1位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即位二進(jìn)制數(shù)進(jìn)行相加并考慮低位來的進(jìn)位，即相當(dāng)于相當(dāng)于3 3個(gè)個(gè)1 1位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱位二進(jìn)制數(shù)的相加，求得和及進(jìn)位的邏輯電路稱為全加器。為全加器。實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式的不同，加法器分為串行進(jìn)位加法

24、器和超前進(jìn)位加法器兩種。的不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。串行進(jìn)位加法器電路簡(jiǎn)單、但速度較慢，超前進(jìn)位加法器速串行進(jìn)位加法器電路簡(jiǎn)單、但速度較慢，超前進(jìn)位加法器速度較快、但電路復(fù)雜。度較快、但電路復(fù)雜。加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)加法器除用來實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加外，還可用來設(shè)計(jì)(shj)(shj)代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。代碼轉(zhuǎn)換電路、二進(jìn)制減法器和十進(jìn)制加法器等。第33頁/共94頁第三十三頁，共94頁。四、 數(shù)值(shz)比較器 用來完成兩個(gè)(lin )二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡(jiǎn)稱比較器。第34頁/共94頁第三十四

25、頁，共94頁。1、 1位數(shù)值(shz)比較器設(shè)AB時(shí)L11；AB時(shí)L21；AB時(shí)L31。得1位數(shù)值(shz)比較器的真值表。A BL1(AB) L2(AB AB AB3A3B2A2B1A1B0A0B0A0=B0A0=B0A0=B01 0 00 1 00 0 11 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 01 0 00 1 00 0 1第36頁/共94頁第三十六頁，共94頁。 16 15 14 1 3 12 11 10 974LS85 1 2 3 4 5 6 7 8VCC A3 B2 A2 A1 B1 A0 B0B3 AB AB A=B AB AB AB A=B

26、 A1 VSS(b) CMOS數(shù)值比較器引腳圖集成數(shù)值集成數(shù)值(shz)比較比較器器第37頁/共94頁第三十七頁，共94頁。數(shù)值比較數(shù)值比較(bjio)(bjio)器器小結(jié)小結(jié) 在各種數(shù)字系統(tǒng)尤其是在計(jì)算機(jī)中，經(jīng)在各種數(shù)字系統(tǒng)尤其是在計(jì)算機(jī)中，經(jīng)常需要對(duì)兩個(gè)二進(jìn)制數(shù)進(jìn)行常需要對(duì)兩個(gè)二進(jìn)制數(shù)進(jìn)行(jnxng)(jnxng)大小判大小判別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。別，然后根據(jù)判別結(jié)果轉(zhuǎn)向執(zhí)行某種操作。用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電用來完成兩個(gè)二進(jìn)制數(shù)的大小比較的邏輯電路稱為數(shù)值比較器，簡(jiǎn)稱比較器。在數(shù)字電路稱為數(shù)值比較器，簡(jiǎn)稱比較器。在數(shù)字電路中，數(shù)值比較器的輸入是要進(jìn)行路中，數(shù)

27、值比較器的輸入是要進(jìn)行(jnxng)(jnxng)比較的兩個(gè)二進(jìn)制數(shù)，輸出是比較的結(jié)果。比較的兩個(gè)二進(jìn)制數(shù)，輸出是比較的結(jié)果。 利用集成數(shù)值比較器的級(jí)聯(lián)輸入端，很利用集成數(shù)值比較器的級(jí)聯(lián)輸入端，很容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較容易構(gòu)成更多位數(shù)的數(shù)值比較器。數(shù)值比較器的擴(kuò)展方式有串聯(lián)和并聯(lián)兩種。擴(kuò)展時(shí)需器的擴(kuò)展方式有串聯(lián)和并聯(lián)兩種。擴(kuò)展時(shí)需注意注意TTLTTL電路與電路與CMOSCMOS電路在連接方式上的區(qū)別。電路在連接方式上的區(qū)別。第38頁/共94頁第三十八頁，共94頁。 編碼是指將特定含義的輸入信號(hào)轉(zhuǎn)換成編碼是指將特定含義的輸入信號(hào)轉(zhuǎn)換成二進(jìn)制代碼的過程二進(jìn)制代碼的過程(guchng

28、)。實(shí)現(xiàn)編碼操。實(shí)現(xiàn)編碼操作的電路稱為編碼器。作的電路稱為編碼器。 I0I1I2I3編碼電路BA4-2線二進(jìn)制編碼器示意圖五、 編碼器第39頁/共94頁第三十九頁，共94頁。以二進(jìn)制編碼器為例2位二進(jìn)制編碼器位二進(jìn)制編碼器輸入輸入(shr)4個(gè)互斥的個(gè)互斥的信號(hào)輸出信號(hào)輸出2位二進(jìn)制代位二進(jìn)制代碼碼真真值值表表P57I0I1I2I3BA10000100001000010011010132103210IIIIIIIIB32103210IIIIIIIIA邏輯邏輯(lu j)表達(dá)式表達(dá)式第40頁/共94頁第四十頁，共94頁。3 時(shí)序邏輯電路基本(jbn)單元-觸發(fā)器第41頁/共94頁第四十一頁，共9

29、4頁。觸發(fā)器是構(gòu)成時(shí)序邏輯電路的基本邏輯部件。 它有兩個(gè)穩(wěn)定的狀態(tài)：0狀態(tài)和1狀態(tài)； 在不同的輸入情況(qngkung)下，它可以被置成0狀態(tài)或1狀態(tài)；當(dāng)輸入信號(hào)消失后，所置成的狀態(tài)能夠保持不變。所以，觸發(fā)器可以記憶1位二進(jìn)制信號(hào)。第42頁/共94頁第四十二頁，共94頁。第43頁/共94頁第四十三頁，共94頁。第44頁/共94頁第四十四頁，共94頁。第45頁/共94頁第四十五頁，共94頁。(一) 基本(jbn)RS觸發(fā)器電電路路組組成成和和邏邏輯輯(lu j)符符號(hào)號(hào) SR QQ S R Q Q(a) 邏輯圖(b) 邏輯符號(hào)& SR信號(hào)輸入信號(hào)輸入(shr)端，低電平端，低電平有效。有效。信號(hào)

30、輸出端，信號(hào)輸出端，Q=0、Q=1的狀態(tài)稱的狀態(tài)稱0狀態(tài)，狀態(tài)，Q=1、Q=0的狀態(tài)稱的狀態(tài)稱1狀態(tài)，狀態(tài)，第46頁/共94頁第四十六頁，共94頁。 SR QQ&工作工作(gngzu)原理原理S RQ10011 00R=0、S=1時(shí)：由于R=0，不論原來Q為0還是1，都有Q=1；再由S=1、Q=1可得Q0。即不論觸發(fā)器原來處于什么狀態(tài)都將變成0狀態(tài)，這種情況稱將觸發(fā)器置0或復(fù)位。R端稱為觸發(fā)器的置0端或復(fù)位端。第47頁/共94頁第四十七頁，共94頁。 SR QQ&0110S RQ1 00R=1、S=0時(shí)：由于S=0，不論原來Q為0還是1，都有Q=1；再由R=1、Q=1可得Q0。即不論觸發(fā)器原來

31、處于什么狀態(tài)都將變成1狀態(tài)，這種情況稱將觸發(fā)器置1或置位。S端稱為觸發(fā)器的置1端或置位端。0 11第48頁/共94頁第四十八頁，共94頁。 SR QQ&1110R=1、S=1時(shí)：根據(jù)與非門的邏輯功能不難推知，觸發(fā)器保持原有狀態(tài)不變，即原來的狀態(tài)被觸發(fā)器存儲(chǔ)起來，這體現(xiàn)了觸發(fā)器具有記憶能力。S RQ1 000 111 1不變10第49頁/共94頁第四十九頁，共94頁。 SR QQ&0011S RQ1 000 111 1不變0 0不定(bdng)R=0、S=0時(shí)：Q=Q=1，不符合觸發(fā)器的邏輯關(guān)系。并且由于與非門延遲時(shí)間不可能完全相等，在兩輸入端的0同時(shí)撤除后，將不能確定觸發(fā)器是處于1狀態(tài)還是0狀

32、態(tài)。所以觸發(fā)器不允許出現(xiàn)這種情況，這就是基本RS觸發(fā)器的約束條件。第50頁/共94頁第五十頁，共94頁。R SnQ1nQ功 能0 0 00 0 1不 用不 用不 允 許0 1 00 1 10001nQ置 01 0 01 0 11111nQ置 11 1 01 1 101nnQQ1保 持(1)特性特性(txng)表（真表（真值表）值表）現(xiàn)態(tài)：觸發(fā)器接收輸入信號(hào)之前的狀態(tài)，也就是觸發(fā)器原來(yunli)的穩(wěn)定狀態(tài)。次態(tài)：觸發(fā)器接收輸入信號(hào)之后(zhhu)所處的新的穩(wěn)定狀態(tài)。第51頁/共94頁第五十一頁，共94頁。(2) 工作工作(gngzu)時(shí)序圖時(shí)序圖-波波形圖形圖反映(fnyng)觸發(fā)器輸入信號(hào)

33、取值和狀態(tài)之間對(duì)應(yīng)關(guān)系的圖形稱為波形圖RSQQ置1置0置1置1置1保持(boch)不允許第52頁/共94頁第五十二頁，共94頁。集成集成(j chn)基本基本RS觸發(fā)器觸發(fā)器(a) 74LS279 的引腳圖 16 15 14 13 12 11 10 974LS279 1 2 3 4 5 6 7 8VCC 4S 4R 4Q 3SA 3SB 3R 3Q1R 1SA 1SB 1Q 2R 2S 2Q GND(b) CC4044 的引腳圖 16 15 14 13 12 11 10 9CC4044 1 2 3 4 5 6 7 8VDD 4S 4R 1Q 2R 2S 3Q 2Q4Q NC 1S 1R EN

34、1R 1S VSSEN1時(shí)工作(gngzu)EN0時(shí)禁止1S2S第53頁/共94頁第五十三頁，共94頁。(二) 同步(tngb)觸發(fā)器（鐘控觸發(fā)器）v基本RS觸發(fā)器，一旦輸入信號(hào)發(fā)生變化，其輸出狀態(tài)(zhungti)就發(fā)生變化。v在實(shí)際應(yīng)用中，要求觸發(fā)器按一定節(jié)拍動(dòng)作：v當(dāng)時(shí)鐘脈沖到來后，觸發(fā)器狀態(tài)(zhungti)隨輸入變化而變化。v時(shí)鐘沒到來時(shí)，即使加上輸入信號(hào)，觸發(fā)器狀態(tài)(zhungti)也不變化。這就是鐘控觸發(fā)器。第54頁/共94頁第五十四頁，共94頁。(1)(1)同步同步(tngb)RS(tngb)RS觸觸發(fā)器發(fā)器G1 G2G3 G4S CP RS CP R&Q QS CP RS C

35、P RQ QQ Q(a) 邏輯電路(b) 曾用符號(hào)1S C1 1RQ Q(c) 國(guó)標(biāo)符號(hào)&RSCP0時(shí)，R=S=1，觸發(fā)器保持原來狀態(tài)不變。CP1時(shí)，工作情況(qngkung)與基本RS觸發(fā)器相同。第55頁/共94頁第五十五頁，共94頁。波形圖波形圖C PRSQQ不變不變不變不變不變不變置1置0置1置0不變問題問題(wnt)：存在約束條件：存在約束條件第56頁/共94頁第五十六頁，共94頁。(2)(2)同步同步(tngb)D(tngb)D觸發(fā)器（觸發(fā)器（D D鎖存鎖存器）器）G3 G4G1 G2 S RDG1 G2CPQ Q(a) D 觸發(fā)器的構(gòu)成1D D CP 1D C1Q Q(c) 邏輯符

36、號(hào)CPG3 G4&Q Q(b) D 觸發(fā)器的簡(jiǎn)化電路SR&第57頁/共94頁第五十七頁，共94頁。DQDDQRSQnnn1CP=1期間期間(qjin)有效有效將S=D、R=D代入同步RS觸發(fā)器的特性方程，得同步D觸發(fā)器的特性方程：特性特性(txng)方程方程真值表真值表DQn+10011第58頁/共94頁第五十八頁，共94頁。波波形形圖圖在數(shù)字電路中，凡在CP時(shí)鐘脈沖控制下，根據(jù)(gnj)輸入信號(hào)D情況的不同，具有置0、置1功能的電路，都稱為D觸發(fā)器。CPDQQ第59頁/共94頁第五十九頁，共94頁。(a) 74LS375 的引腳圖 16 15 14 13 12 11 10 974LS375

37、1 2 3 4 5 6 7 8VCC 4D 4Q 4Q 2G 3Q 3Q 3D1D 1Q 1Q 1G 2Q 2Q 2D GND(b) CC404 的引腳圖 16 15 14 13 12 11 10 9CC4042 1 2 3 4 5 6 7 8VDD 4Q 4D 3D 3Q 3Q 2Q 2Q4Q 1Q 1Q 1D CP POL 2D VSS集成集成(j chn)同步同步D觸發(fā)器觸發(fā)器CP1、2CP3、4POL1時(shí)，CP1有效(yuxio)，鎖存的內(nèi)容是CP下降沿時(shí)刻D的值；POL0時(shí)，CP0有效(yuxio)，鎖存的內(nèi)容是CP上升沿時(shí)刻D的值。第60頁/共94頁第六十頁，共94頁。(三) 邊沿

38、(binyn)觸發(fā)器1 1、邊沿、邊沿(binyn)D(binyn)D觸觸發(fā)器發(fā)器工作工作(gngzu)原原理理G5 G6G1 G2CPG3 從 G4&Q Q1G7 主 G8&1D1QmQm&（1）CP0時(shí)，門G7、G8被封鎖，門G3、G4打開，從觸發(fā)器 的 狀 態(tài) 取 決 于 主 觸 發(fā) 器Q=Qm、Q=Qm，輸入信號(hào)D不起作用。（2）CP1時(shí)，門G7、G8打開，門G3、G4被封鎖，從觸發(fā)器狀態(tài)不變，主觸發(fā)器的狀態(tài)跟隨輸入信號(hào)D的變化而變化，即 在 C P 1 期 間 始 終 都 有Qm=D。第61頁/共94頁第六十一頁，共94頁。G5 G6G1 G2CPG3 從 G4&Q Q1G7 主 G

39、8&1D1QmQm&DQn1下降沿時(shí)刻有效（3）CP下降沿到來時(shí)，封鎖門G7、G8，打開門G3、G4，主觸發(fā)器鎖存CP下降時(shí)刻D的值，即Qm=D，隨后將該值送入從觸發(fā)器，使Q=D、Q=D。（4）CP下降沿過后，主觸發(fā)器鎖存的CP下降沿時(shí)刻D的值被保存下來，而從觸發(fā)器的狀態(tài)也將保持不變。綜上所述，邊沿D觸發(fā)器的特性方程為： 第62頁/共94頁第六十二頁，共94頁。 D CP Q Q DQ Q曾用符號(hào) D CP 1DQ Q國(guó)標(biāo)符號(hào) CP C1邏輯邏輯(lu j)符號(hào)符號(hào)第63頁/共94頁第六十三頁，共94頁。觸發(fā)器小結(jié)(xioji)：觸發(fā)器是數(shù)字電路的極其重要的基本單元。觸發(fā)器有兩個(gè)穩(wěn)定狀態(tài)，在外

40、界信號(hào)作用下，可以從一個(gè)穩(wěn)態(tài)轉(zhuǎn)變?yōu)榱硪粋€(gè)穩(wěn)態(tài)；無外界信號(hào)作用時(shí)狀態(tài)保持不變。因此，觸發(fā)器可以作為二進(jìn)制存儲(chǔ)單元使用。觸發(fā)器的邏輯功能可以用真值表、卡諾圖、特性方程、狀態(tài)圖和波形圖等5種方式來描述。觸發(fā)器的特性方程是表示其邏輯功能的重要邏輯函數(shù)(hnsh)，在分析和設(shè)計(jì)時(shí)序電路時(shí)常用來作為判斷電路狀態(tài)轉(zhuǎn)換的依據(jù)。第64頁/共94頁第六十四頁，共94頁。第65頁/共94頁第六十五頁，共94頁。 在數(shù)字電路中，能夠記憶(jy)輸入脈沖個(gè)數(shù)的電路稱為計(jì)數(shù)器。計(jì)數(shù)器二進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器N進(jìn)制計(jì)數(shù)器加法(jif)計(jì)數(shù)器同步(tngb)計(jì)數(shù)器異步計(jì)數(shù)器減法計(jì)數(shù)器可逆計(jì)數(shù)器加法計(jì)數(shù)器減法計(jì)數(shù)器可逆計(jì)數(shù)器二

41、進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器N進(jìn)制計(jì)數(shù)器第66頁/共94頁第六十六頁，共94頁。1同步(tngb)二進(jìn)制計(jì)數(shù)器3位二進(jìn)制同步(tngb)加法計(jì)數(shù)器 000001010011 /1 /0 111110101100 /0 /0 /0 /0 /0 /0排列順序： /C nnnQQQ012選用3個(gè)CP下降(xijing)沿觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2表示。狀態(tài)圖nnnQQQC012輸出方程：CPCPCPCP210時(shí)鐘方程：第67頁/共94頁第六十七頁，共94頁。CPQ0Q1Q2C時(shí)序(sh x)圖第68頁/共94頁第六十八頁，共94頁。3位二進(jìn)制同步(tngb)減法計(jì)數(shù)器狀態(tài)圖 00000

42、1010011/1 /0111110101100 /0 /0 /0 /0 /0 /0排列順序： /B nnnQQQ012第69頁/共94頁第六十九頁，共94頁。CPQ0Q1Q2B時(shí)序(sh x)圖第70頁/共94頁第七十頁，共94頁。 74LS161 Q0 Q1 Q2 Q3 (b) 邏輯功能示意圖 (a) 引腳排列圖 16 15 14 13 12 11 10 9 74LS161 1 2 3 4 5 6 7 8 VCC RCO Q0 Q1 Q2 Q3 ET LD RD CP D0 D1 D2 D3 EP GND CR D0 D1 D2 D3 ET EP CP RCO LD 4位集成二進(jìn)制同步位集

43、成二進(jìn)制同步(tngb)加法計(jì)數(shù)器加法計(jì)數(shù)器74LS161/163RD=0時(shí)異步清零。 RD=1、LD=0時(shí)同步置數(shù)。RD=LD=1且ET=EP=1時(shí)，按照4位自然二進(jìn)制碼進(jìn)行同步二進(jìn)制計(jì)數(shù)。 有進(jìn)位輸出RCORD=LD=1且ETEP=0時(shí)，計(jì)數(shù)器狀態(tài)保持不變。第71頁/共94頁第七十一頁，共94頁。 時(shí) 鐘清 零置 數(shù)使 能并 行 輸 入輸 出CPRDLDP TD C B A 0111 0111 0 01 1 D C B A 0 0 0 0D C B A保 持保持且CO=0正 常 計(jì) 數(shù)DQCQBQAQ 第72頁/共94頁第七十二頁，共94頁。選用(xunyng)4個(gè)CP下降沿觸發(fā)的JK觸發(fā)

44、器，分別用FF0、FF1、FF2 、FF3表示。 00000001001000110100 /1 /0 10011000011101100101 /0 /0 /0 /0 /0 /0 /0 /0排列順序： /C nnnnQQQQ01232 同步(tngb)十進(jìn)制計(jì)數(shù)器狀態(tài)圖輸出(shch)方程：時(shí)鐘方程：nnQQC03CPCPCPCPCP3210C 的卡諾圖00011110000000100111001000nnQQ23nnQQ01十進(jìn)制同步加十進(jìn)制同步加法計(jì)數(shù)器法計(jì)數(shù)器第73頁/共94頁第七十三頁，共94頁。十進(jìn)制同步十進(jìn)制同步(tngb)減法減法計(jì)數(shù)器計(jì)數(shù)器選用4個(gè)CP下降(xijing)沿

45、觸發(fā)的JK觸發(fā)器，分別用FF0、FF1、FF2 、FF3表示。 /0 /0 /0 /0 00000001001000110100 /1 /0 10011000011101100101 /0 /0 /0 /0排列順序： /B nnnnQQQQ0123狀態(tài)圖輸出(shch)方程：時(shí)鐘方程：nnnnQQQQB0123CPCPCPCPCP3210B 的卡諾圖00011110001000100011001000nnQQ23nnQQ01第74頁/共94頁第七十四頁，共94頁。十進(jìn)制同步十進(jìn)制同步(tngb)可逆可逆計(jì)數(shù)器計(jì)數(shù)器集成集成(j chn)十進(jìn)制同步十進(jìn)制同步計(jì)數(shù)器計(jì)數(shù)器74161和74163是4

46、位二進(jìn)制（16進(jìn)制）同步加法計(jì)數(shù)器。74190是單時(shí)鐘(shzhng)集成十進(jìn)制同步計(jì)數(shù)器，其引腳排列圖和邏輯功能示意圖與74191相同。把前面介紹的十進(jìn)制加法計(jì)數(shù)器和十進(jìn)制減法計(jì)數(shù)器用與或門組合起來，并用U/D作為加減控制信號(hào)，即可獲得十進(jìn)制同步可逆計(jì)數(shù)器。第75頁/共94頁第七十五頁，共94頁。本節(jié)小結(jié)本節(jié)小結(jié)(xioji)計(jì)數(shù)器是一種應(yīng)用十分廣泛的時(shí)序電路，除用于計(jì)數(shù)器是一種應(yīng)用十分廣泛的時(shí)序電路，除用于計(jì)數(shù)、分頻外，還廣泛用于數(shù)字測(cè)量、運(yùn)算和控制，計(jì)數(shù)、分頻外，還廣泛用于數(shù)字測(cè)量、運(yùn)算和控制，從小型從小型(xioxng)數(shù)字儀表，到大型數(shù)字電子計(jì)算機(jī)，數(shù)字儀表，到大型數(shù)字電子計(jì)算機(jī)，幾

47、乎無所不在，是任何現(xiàn)代數(shù)字系統(tǒng)中不可缺少的組幾乎無所不在，是任何現(xiàn)代數(shù)字系統(tǒng)中不可缺少的組成部分。成部分。計(jì)數(shù)器可利用觸發(fā)器和門電路構(gòu)成。但在實(shí)際工計(jì)數(shù)器可利用觸發(fā)器和門電路構(gòu)成。但在實(shí)際工作中，主要是利用集成計(jì)數(shù)器來構(gòu)成。在用集成計(jì)數(shù)作中，主要是利用集成計(jì)數(shù)器來構(gòu)成。在用集成計(jì)數(shù)器構(gòu)成器構(gòu)成N進(jìn)制計(jì)數(shù)器時(shí)，需要利用清零端或置數(shù)控制進(jìn)制計(jì)數(shù)器時(shí)，需要利用清零端或置數(shù)控制端，讓電路跳過某些狀態(tài)來獲得端，讓電路跳過某些狀態(tài)來獲得N進(jìn)制計(jì)數(shù)器。進(jìn)制計(jì)數(shù)器。第76頁/共94頁第七十六頁，共94頁。三 寄存器第77頁/共94頁第七十七頁，共94頁。在數(shù)字電路中，用來存放二進(jìn)制數(shù)據(jù)或代碼(di m)的電路

48、稱為寄存器。寄存器是由具有存儲(chǔ)功能的觸發(fā)器組合起來構(gòu)成的。一個(gè)觸發(fā)器可以存儲(chǔ)1位二進(jìn)制代碼，存放(cnfng)n位二進(jìn)制代碼的寄存器，需用n個(gè)觸發(fā)器來構(gòu)成。第78頁/共94頁第七十八頁，共94頁。按照功能(gngnng)的不同分： 基本寄存器只能并行送入數(shù)據(jù)，需要時(shí)也只能并行輸出。 移位寄存器中的數(shù)據(jù)可以在移位脈沖作用下依次逐位右移或左移，數(shù)據(jù)既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分(shfn)靈活，用途也很廣?；?jbn)寄存器移位寄存器第79頁/共94頁第七十九頁，共94頁。CPD11DC1Q0 Q0D0FF01DC1Q1 Q

49、1FF11DC1Q2 Q2D2FF21DC1Q3 Q3D3FF3CRRDRDRDRD00000123nnnnQQQQ（1）清零。CR=0，異步清零。即有：012310111213DDDDQQQQnnnn（2）送數(shù)。CR=1時(shí)，CP上升沿送數(shù)。即有：（3）保持。在CR=1、CP上升沿以外時(shí)間，寄存器內(nèi)容將保持不變。(一) 基本(jbn)寄存器第80頁/共94頁第八十頁，共94頁。(二) 移位(y wi)寄存器 移位寄存器的設(shè)計(jì)比較容易，因?yàn)樗臓顟B(tài)要受移位功能的限制。如原態(tài)為 010，當(dāng)它右移時(shí)，其次態(tài)只有兩種可能，當(dāng)移進(jìn)1 時(shí)，則次態(tài)為 101；如移進(jìn) 0，則次態(tài)為001。不可能有其它的次態(tài)出

50、現(xiàn)，否則(fuz)就失去移位功能。nnnnRnQQQQSQ11201110以 3 位右移為例，輸入信號(hào)用R表示(biosh)。則狀態(tài)遷移可用方程表示(biosh)如下： 第81頁/共94頁第八十一頁，共94頁。1 1、單向、單向(dn xin)(dn xin)移位寄移位寄存器存器Q0 Q1 Q2 Q3Di D0 D1 D2 D31D C11D C11D C11D C1Q0 Q1 Q2 Q3FF0 FF1 FF2 FF3CP移位時(shí)鐘脈沖右移輸出右移輸入Q0 Q1 Q2 Q3并行(bngxng)輸出4位右移(yu y)移位寄存器CPCPCPCPCP3210nnniQDQDQDDD2312010、n

51、nnnnninQQQQQQDQ21311201110、時(shí)鐘方程：驅(qū)動(dòng)方程：狀態(tài)方程：第82頁/共94頁第八十二頁，共94頁。Q0 Q1 Q2 Q3Di D0 D1 D2 D31D C11D C11D C11D C1Q0 Q1 Q2 Q3FF0 FF1 FF2 FF3CP移位時(shí)鐘脈沖右移輸出右移輸入Q0 Q1 Q2 Q3輸入現(xiàn)態(tài)次態(tài)Di CPnnnnQQQQ3210 13121110 nnnnQQQQ說明1 1110 0 0 01 0 0 01 1 0 01 1 1 01 0 0 01 1 0 01 1 1 01 1 1 1連續(xù)輸入4個(gè) 1第83頁/共94頁第八十三頁，共94頁。并行(bngxn

52、g)輸出3位左移移位(y wi)寄存器(a)(b)1DC1CPQ2SLQ21DC1Q1Q11DC1Q0Q01JC1CPQ2SLQ21JC1Q1Q11JC1Q0Q01K1K1K1第84頁/共94頁第八十四頁，共94頁。單向移位寄存器具有以下主要特點(diǎn)：（1）單向移位寄存器中的數(shù)碼，在CP脈沖操作下，可以依次右移或左移。（2）n位單向移位寄存器可以寄存n位二進(jìn)制代碼。n個(gè)CP脈沖即可完成串行輸入工作，此后可從Q0Qn-1端獲得并行(bngxng)的n位二進(jìn)制數(shù)碼，再用n個(gè)CP脈沖又可實(shí)現(xiàn)串行輸出操作。（3）若串行輸入端狀態(tài)為0，則n個(gè)CP脈沖后，寄存器便被清零。第85頁/共94頁第八十五頁，共94頁

53、。（1）清零(qn ln)。CR=0，異步清零(qn ln)。8位全部清零(qn ln)。（2）串行接收數(shù)據(jù)、移位。DSADSB任意(rny)一個(gè)為低電平時(shí)，禁止數(shù)據(jù)輸入；DSADSB任意(rny)一個(gè)為高電平時(shí)，另一個(gè)就能許輸入數(shù)據(jù)。Q0Q7向右移動(dòng)。Q7丟失。（3）保持。在CR=1、CP=0時(shí)，寄存器內(nèi)容將保持不變。注意：觸發(fā)器都是邊沿觸發(fā)，因此無論CP脈沖有多寬，一個(gè)CP脈沖只能使寄存器中的數(shù)據(jù)移動(dòng)一位。第86頁/共94頁第八十六頁，共94頁。(a) 引腳排列圖 16 15 14 13 12 11 10 974LS194 1 2 3 4 5 6 7 8VCC Q0 Q1 Q2 Q3 CP M1 M0CR DSR D0 D1 D2 D3 DSL GND M1 M0 DSL 74LS194 Q0 Q1 Q2 Q3(b)