HVDL語言仿真8譯碼器龍琳

1、仿真技術(shù)綜合設(shè)計(jì)EDA技術(shù)仿真3-8譯碼器班級：通信13姓名：龍琳學(xué)號：指導(dǎo)教師：石松寧成績：電子與信息工程學(xué)院信息與通信工程系HVD畸言仿真3-8譯碼器1 .設(shè)計(jì)任務(wù)及要求1.1 設(shè)計(jì)目的1 .通過簡單的譯碼器的設(shè)計(jì)掌握基本的計(jì)算機(jī)的一些有關(guān)的知識；2 .掌握EDA技術(shù)的基本原理已經(jīng)設(shè)計(jì)方法及其VHDL硬件描述語言的設(shè)計(jì)方法和思想；3 .鞏固和綜合運(yùn)用所學(xué)知識，提高IC設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問題的獨(dú)立工作能力；1.2設(shè)計(jì)要求根據(jù)計(jì)算機(jī)組成原理中組合邏輯電路設(shè)計(jì)的原理，利用VHDL設(shè)計(jì)計(jì)算機(jī)電路中譯碼器的各個模塊，并使用EDA工具對各模塊進(jìn)行仿真驗(yàn)證和分析。對3-8譯碼器進(jìn)行混

2、合仿真軟件進(jìn)行波形的仿真。并給出程序代碼以及原理電路圖。2 .設(shè)計(jì)原理二進(jìn)制譯碼器的輸入是一組二進(jìn)制代碼，輸出是一組與輸入代碼一一對應(yīng)的高、低電平信號。對于三-八譯碼器來說，3位二進(jìn)制共有8種狀態(tài)，所以對應(yīng)的輸出有8種狀態(tài)。例如：對于二進(jìn)制代碼111來說，輸出為10000000。對于二-四譯碼器來說，2位二進(jìn)制共有4種狀態(tài)，所以對應(yīng)的輸出有4種狀態(tài)。例如：對于二進(jìn)制代碼11來說，輸出為1000。工作框圖如圖所示YIMA_138INP2.0OUTP7.0CSi三-八譯碼器的工作框圖內(nèi)部電路圖如圖所示&心三-八譯碼器內(nèi)部電路譯碼器引腳排列圖金3陛14一13一12H一三-八譯碼器引腳排列圖譯

3、碼器的真值表輸入輸出A2A1A0Y口Y6Y5Y4Y3Y2Y1Y00000000000100100000010010000001000110000100010000010000101001000001100100000011110000000三-八譯碼器的真值表3 .設(shè)計(jì)步驟a.文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常VHDL文件保存為.vhd文件，Verilog文件保存為.v文件。b.使用編譯工具編譯源文件。c.功能仿真：將文件調(diào)入HDL仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時序仿真）d.邏輯綜

4、合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式。邏輯綜合軟件會生成.edf或.edif的EDA工業(yè)標(biāo)準(zhǔn)文件。e.布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放PLD/FPGA內(nèi)。f.時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時序。(也叫后仿真)通常以上過程可以都在PLD/FPGA廠家提供的開發(fā)工具。4 .程序代碼三-八譯碼器由VHDL程序：使用WHEN-ELSE語句LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;USEIEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY

5、yangdan_DECODERISPORT(INP:INSTD_LOGIC_VECTOR(2DOWNTO0);OUTP:OUTBIT_VECTOR(7DOWNTO0);ENDyangdan_DECODER;ARCHITECTUREART3OFyangdan_DECODERISBEGINOUTP(0)<='1'WHENINP="000"ELSE'0'OUTP(1)<='1'WHENINP="001"ELSE'0'OUTP(2)<='1'WHENINP=&quo

6、t;010"ELSE'0'OUTP(3)<='1'WHENINP="011"ELSE'0'OUTP(4)<='1'WHENINP="100"ELSE'0'OUTP(5)<='1'WHENINP="101"ELSE'0'OUTP(6)<='1'WHENINP="110"ELSE'0'OUTP(7)<='1'WHENINP

7、="111"ELSE'0'ENDART3;5 .仿真結(jié)果Value1000ns2000r$300Ons4000ns5000ns6000的7000m8000ns9001(&bialiafeIimB000OOPX001X中口X甲1X100X1U1X110X卅XcooXooi00000001XOOOOOOIOJDOOOIOOXOCO01000)(00010000加1000000000#000000cla1000001X結(jié)果分析：對其仿真圖進(jìn)行仿真分析：OUTP譯碼輸出標(biāo)志，INP為輸入信號組，它由INP2-INP0三個二進(jìn)制代碼輸入信號組成。OUTP為輸出

8、信號組，它由OUTP7-OUTP0八個輸出信號組成。OUTP為1時候表示輸出。當(dāng)輸入為：111時，譯碼后為指定的狀態(tài)，即輸出10000000,緊接著依次類才t,當(dāng)輸入為：110時，輸出輸出01000000,當(dāng)輸入為101時，輸出00100000,當(dāng)輸入為100時，輸出00010000,輸入011時，輸出為00001000,輸入為010時，輸出00000100,輸入為001時，輸出00000010,輸入為000時，輸出為00000001。6.心得體會通過此次的試驗(yàn)，學(xué)會了用VHDL語言設(shè)計(jì)簡易3-8譯碼器，了解了3-8譯碼器的工作原理，以及基本結(jié)構(gòu)。隨著社會的進(jìn)一步發(fā)展，我們的生活各個地方都需要計(jì)算機(jī)的參與，有了計(jì)算機(jī)，我們的生活有了很大的便利，很多事情都不需要我們?nèi)藶榈膮⑴c了，只需要通過計(jì)算機(jī)就可以實(shí)現(xiàn)自動控制。由此，計(jì)算機(jī)對我們的社會對我們每個人都是很重要的。所以我們要了解計(jì)算機(jī)得組成，內(nèi)部各種硬件，只有了解了計(jì)算機(jī)基