數(shù)字集成電路_課件5 (2)

1、第五章第五章 靜態(tài)靜態(tài)MOS門電路門電路n5.1 CMOS門電路n5.2 復(fù)雜的CMOS門n5.3 異或門和同或門n5.4 多路選擇器電路n5.5 觸發(fā)器和鎖存器n5.6 D觸發(fā)器和D鎖存器n5.7 CMOS門電路的功耗n5.8 功耗和延遲的折中5.1 CMOS門電路CMOS電路中器件的尺寸偽NMOS器件的尺寸確定偽NMOS邏輯n偽NMOS邏輯是CMOS變型電路n偽NMOS門的負載管是一柵極接地的PMOS管n特點是普通的NMOS門,用一個等效PMOS器件代替了NMOS負載管n缺點:指定各有比的MOS管的尺寸比;當(dāng)下拉電路通時,要產(chǎn)生靜態(tài)功耗;速度低;功耗大.n優(yōu)點:輸入每個變量僅用一個MOS管

2、,最小負載可以是一個單位柵極負載,CMOS至少兩個;且PMOS負載沒有襯偏調(diào)制效應(yīng);管子少;密度高.3X器件的版圖及其等效尺寸等效寬度n三個串聯(lián)晶體管的寬度分別為W1，W2和W3，若全部導(dǎo)通，合并在一起形成一個等效器件，其等效寬度為：n并聯(lián)的三個晶體管，若全部導(dǎo)通，其等效寬度為：133221321eqWWWWWWWWWW321eqWWWW5.1 CMOS門電路n例：確定傳統(tǒng)CMOS 3輸入與非門和或非門的器件尺寸。假設(shè)基本反相器的PMOS寬度為2W，NMOS寬度為W，使3輸入與非門和或非門與反相器具有相同延遲特性。8輸入與門摩根定律的原理示意圖babababa8輸入AND門轉(zhuǎn)換成NOR門8輸入

3、與函數(shù)的多級邏輯實現(xiàn)一個反相器驅(qū)動4個相同的扇出2輸入與非門的電壓傳輸特性NMOS與非門n兩個增強型驅(qū)動管串接與耗盡型作為負載管串接n現(xiàn)在來計算VOL 設(shè)輸入電壓均為高電平,此時驅(qū)動管處于非飽和狀態(tài);負載管處于飽和狀態(tài),電路中通過晶體管的電流相等NMOS與非門FFDSBTEADSBTEADSBDSBOHGSADSBDSAOLOLTLLOLOLTEBOHBOLTLLOLOLTEAOHAVVVVVBAVVVVVVVVkVVVVkVVkVVVVk22)()(22)(2202222漏源電壓的為驅(qū)動管的源極與基體的電位差驅(qū)動管NMOS與非門2222,1()1()DSADSBOLGSADSBGSAOHOL

4、DSBTEATEATEBTDDSAOHTDOHTDTLOLRADSBOHTDOHTDTLOLRBVVVVVVVVVVVVVVVVVVVVkVVVVVVVk以上關(guān)系式中解出是非常困難的為此我們計算時忽略的影響,認為就為,由于此時輸出電壓很小,忽略不會帶來很大誤差,中忽略調(diào)制效應(yīng),驅(qū)動管的閾值電壓NMOS與非門2212()12ARALBRBLRARBROLOHTDOHTDTLOLROLOLRDSADSBOLkkkkkkkkkVVVVVVVkVVkVVV兩個驅(qū)動管具有相同的溝道寬長比與非門為反相器的兩倍,為了降低,應(yīng)增大,在進行設(shè)計時,設(shè)計NMOS與非門222212()222()2DSAOLGSAO

5、HDSALAGSATADSATLOLTLOLABROLLLOHTDOLVVVVVkkVVVVVVVkkkVkkVVV代如下式得化簡得:NMOS與非門22ROLONONAONBONONAONBkVRRRRRR相當(dāng)反相器的兩倍,要得到相同的與非門每個驅(qū)動門所占芯片面積相當(dāng)反相器的兩倍,兩個驅(qū)動管相串聯(lián),導(dǎo)通時等效電阻等于兩者之和NMOS與非門輸出電容)(,(000)(,(0SBLDBAOLOHGLINEGDLGDAOUTABOHBASBLDBBSBADBAOLOHGLINEGDLGDBGSAGDAOUTOHAOHBOHABCCVVkCCCCCVVVVVCCCCVVkCCCCCCCVVVVVVV或或

6、NMOS與非門,();,.OLNVNN驅(qū)動器串聯(lián) 多輸入的與非門 為了得到與反相器相同每個驅(qū)動器的寬長比應(yīng)增大倍為輸入端數(shù)靠近輸出端的管尺寸最小 靠近負電源端的管尺寸最大 使最壞情況的等效輸出電容也將增大 很少應(yīng)用輸入端數(shù)大于三的與非門晶體管尺寸的考慮)()()()()()()(0123201220110033322321132100XXXXdXdCCCCCRCCCCRCCCRCCRtRCRRCRRRCRRRRCCt晶體管尺寸的考慮)()()()(/10123301220110000000XXXXdCCCCCRCCCCRCCCRCCRtCCRRLWLW得出和則有有假如晶體管尺寸的考慮%10%;

7、30:.,) 11()1)(3210000000123延遲時間可望降低面積下降結(jié)果會依次為的尺寸不變保持底部管尺寸都適當(dāng)縮小鏈中各如果將導(dǎo)致總的延遲時間減小倍也隨之縮小縮小了尺寸相反由于影響很小鏈但對整個增大雖使縮小了尺寸LWLWLWLWNMOSNMOSCMNMOSRMCRCRRRtttXDDD襯偏調(diào)制效應(yīng)n多輸入與非門,如果與輸出端連接的NMOS管的源極電位與襯底電位不相等,該管的速度較慢n假如A、B、C的三個NMOS管最初都是截止的，輸入為D的NMOS管導(dǎo)通后又截止，這將使該管源極節(jié)點電容C1充電至高電平n當(dāng)所有輸入高電平時，此時輸入為D的NMOS管的源極仍為高電平，nC1通過柵極信號分別

8、為A、B、C的各個N型管進行放電，后輸入為D的N型管才逐漸導(dǎo)通，因此這個門的導(dǎo)通時間比其它的長n為減小襯偏調(diào)制效應(yīng)，減小內(nèi)部電阻；對N型管則多采用并聯(lián)方式。NP在襯偏調(diào)制效應(yīng)方面2輸入或非門的電壓傳輸特性或非門最低電平 2222)()(2OLTLBALTEOHTEOHOLOLTLLOLOLTEOHBAiBiAVVkkkVVVVVVVkVVVVkk，；，、VV解得得方程動管非飽和狀態(tài)驅(qū)負載管飽和狀態(tài)相當(dāng)反相器導(dǎo)通兩路驅(qū)動管均為為高電平當(dāng)或非門電容分布總結(jié)電阻最大路徑為主地最壞情況就是最大使那么電阻為串聯(lián)就乘以有最大即這個管子最小的一個驅(qū)動器選其中串聯(lián)中最大最壞情況與門最大使最大單路導(dǎo)通最壞情況或

9、門,) 3(,/,:)2(,R,:) 1 (ONOUTOLONONONOLVVNRNNRLWRV5.1 CMOS門電路n例：在下面兩種情況下，分別計算圖中所示2輸入與非門的轉(zhuǎn)換閾值VS：第一種情況是一個輸入連接到VDD而另一個輸 入從0變到VDD，第二種情況 是兩個輸入連接在一起。假 設(shè)0.18m工藝參數(shù)中所有 晶體管的寬度為400nm。5.2 復(fù)雜的CMOS門n對偶原理：n摩根定律：bababababa abcab c b)(a5.2 復(fù)雜的CMOS門n或與非門的邏輯函數(shù)：n運用摩根定律n在CMOS電路中，NMOS將輸出下拉到低，PMOS將輸出上拉到高n或與非門的NMOS應(yīng)實現(xiàn)功能：n或與非

10、門的PMOS應(yīng)實現(xiàn)功能：A BCC)BA(FCBAC)BA(C)BA(F(AB) CCMOS邏輯結(jié)構(gòu)n負載管用的是PMOS管n規(guī)則1:與是NMOS串NMOSn規(guī)則2:或是NMOS并NMOSn規(guī)則3:或是NMOS支路并支路NMOSn規(guī)則4:與是NMOS支路串支路NMOSn規(guī)則5:輸出為NMOS陣列的邏輯補n規(guī)則6:PMOS電路為NMOS電路的對偶電路,當(dāng)輸入的NMOS為串聯(lián)連接時,則PMOS部分為并聯(lián)連接;當(dāng)輸入的NMOS為并聯(lián)連接時,則PMOS部分為串聯(lián)連接,這種對偶原則也適應(yīng)任一子塊邏輯或與非門的CMOS實現(xiàn)通用復(fù)雜門的表示法要在CMOS中實現(xiàn)某種功能，需要構(gòu)造兩個轉(zhuǎn)換網(wǎng)絡(luò)：一個下拉網(wǎng)絡(luò)（n

11、型器件的復(fù)合結(jié)構(gòu)）一個上拉網(wǎng)絡(luò)（p型器件的復(fù)合結(jié)構(gòu)）復(fù)雜的CMOS門電路n例：用單級復(fù)雜CMOS門和偽NMOS門實現(xiàn)CDABF例子例子5.3 異或門和同或門n異或（XOR）：n同或（XNOR）：babafXORabbafXNOR異或門和同或門的靜態(tài)實現(xiàn)5.4 多路選擇器電路n多路選擇器（MUX）：sbasfMUX5.5 觸發(fā)器和鎖存器n靜態(tài)時序電路特征：n將一個或多個輸出節(jié)點連接到輸入端，可引起正反饋或再生n數(shù)字集成電路中最常見的雙穩(wěn)態(tài)電路：n鎖存器n觸發(fā)器基本的雙穩(wěn)態(tài)電路交叉耦合的反相器和相應(yīng)的電壓傳輸特性基本的雙穩(wěn)態(tài)電路n單個門傳輸延遲：n雙穩(wěn)態(tài)電路從一個穩(wěn)定狀態(tài)轉(zhuǎn)換到另一個穩(wěn)定狀態(tài)：n將

12、與原輸入狀態(tài)反向變化的觸發(fā)脈沖加在輸入端并超過VS且保持2tp時間段以上2tttPLHPHLp用或非門構(gòu)成的SR鎖存器由或非門交叉耦合構(gòu)成的SR鎖存器用或非門設(shè)計SR鎖存器n例：在0.13m的CMOS中，用或非門設(shè)計一個SR鎖存器，使從S到Q的延遲和從R到 的延遲都為400ps。假設(shè) Q和 驅(qū)動的總負 載為100fF，并且 L=100nm。QQ用與非門構(gòu)成的SR鎖存器JK觸發(fā)器由JK觸發(fā)器構(gòu)成的主從觸發(fā)器下降沿觸發(fā)的JK觸發(fā)器5.6 D觸發(fā)器和D鎖存器電位敏感和透明傳輸?shù)腄鎖存器 邊沿觸發(fā)和不透明的D觸發(fā)器D鎖存器的工作原理D觸發(fā)器的工作原理觸發(fā)器的時序參數(shù)鎖存器的時序參數(shù)D鎖存器的門級實現(xiàn)D

13、鎖存器的與或非門實現(xiàn)QQ5.7 CMOS門電路的功耗n通常功耗公式：P=IDVDD ID是所有從VDD到Gnd的電流nCMOS電路中，功耗的來源：n動態(tài)功耗n電容轉(zhuǎn)換產(chǎn)生的功耗n轉(zhuǎn)換期間從VDD到Gnd流過的短路電流引起的短路功耗n輸出波形中短時脈沖波形干擾引起的功耗n靜態(tài)功耗n泄漏電流（亞閾值電流和源/漏結(jié)反偏電流）引起n直流待機電流（例如，低電平輸出時的偽NMOS電路）引起動態(tài)功耗需要考慮的因素電容轉(zhuǎn)換產(chǎn)生的功耗n平均充電電流：n轉(zhuǎn)換功耗：n由于操作的平均頻率favg可用行為因子 與時鐘頻率fclk的乘積表示 ，所以轉(zhuǎn)換功耗為：avgDDLswingLD,avgfVCtVCdtdVCIav

14、gDDLDDavgswingLDDD,avgswitchingfVCVfVCVIP2clkDDLswitchingfVCP210clkavgff1010轉(zhuǎn)換功耗n例：在下圖中，8個時鐘周期內(nèi)，輸出共有4次翻轉(zhuǎn)，這個節(jié)點的行為因子是多少？轉(zhuǎn)換功耗n例：計算一個反相器的轉(zhuǎn)換功耗，其中Wp=800nm，Wn=400nm，VDD=1.8V，驅(qū)動的總負載為50fF，平均轉(zhuǎn)換頻率是250MHz。轉(zhuǎn)換過程中短路電流的流動短路功耗n短路電流流過的時間取決于輸入的上升/下降時間：n短路功耗：n由于n所以n設(shè) 得scfscrsctttDDSCSCVIPavg,SCscSCITtIDDSCavg,SCscVCItc

15、lk2DDscclkDDavg,SCscDDavg,SCscSCfVCfVItVTItPclk2DDLscSCfVCPLscscCC動態(tài)功耗n總的動態(tài)功耗為：n第一項為電容轉(zhuǎn)換引起的功耗，第二項為轉(zhuǎn)換期間從VDD到Gnd流過的短路電流引起的短路功耗clk2DDLclk2DDLscclk2DDL10dynamicfVCfVCfVCP利用或非門的短時脈沖波形干擾靜態(tài)功耗n靜態(tài)功耗的三個基本來源：n亞閾值泄漏電流n源/漏結(jié)反偏引起的pn結(jié)泄漏電流n輸出低狀態(tài)的直流電流靜態(tài)功耗n亞閾值電流：npn結(jié)反偏電流：n總泄漏電流：n總靜態(tài)功耗：n偽NMOS門中，輸出為低的直流電流IDC是通過將輸出設(shè)置成VOL

16、計算得到，直流功耗：DDDCDCVIP/kTqV/nkTVVVqssubDSoffsetTGSeeII1spn-AJIpnsubleakIIIDDpnsubstatic)VI(IP完整的功耗公式n對于標(biāo)準(zhǔn)的CMOS門，功耗為：n對于偽NMOS門，功耗為：DDleakclkDDLVIfVCP22DDDCDDleakclkDDswingLVIVIfVVCP5.8 功耗和延遲的折中n功耗-延遲積（PDP）： 門的平均功耗： 門的平均傳輸延遲： 所以nPDP代表一個門每次翻轉(zhuǎn)操作的能量PavgtPPDP fCVPDDavg2ftP2122122DDDDCVffCVPDP5.8 功耗和延遲的折中n能量-

17、延遲積（EDP）： 由于 K2是由器件尺寸決定的常數(shù) 所以PtPDPEDP22VDDPsatDDTCVCtIK (VV )23222DDDDTC VEDPK (VV )幾個設(shè)計的能量-1/延遲圖能量延遲積-電源電壓0DDVEDPTDDVV235.8 功耗和延遲的折中n例：比較兩種情況下芯片的功耗。一種情況是，芯片具有10M門，行為因子是10%，VDD=1.8V，時鐘頻率是500MHz，并且每個節(jié)點的平均電容是20fF。第二種情況是，芯片具有50M門，行為因子是5%，VDD=1.2V，時鐘頻率是1GHz，并且每個節(jié)點的平均電容是10fF。哪個設(shè)計更好？為什么？5.1作業(yè)題BbBbAbDbDbBb

18、CbBbAbCbVddCbBbVddBbAbABbBbCbCbAbCbAAbACBCBAAbVddDDOutABCBDABCBDABCBDOutABACBCABACBCABACBCOutABCDAAB CDAABCDAABCD A5.2作業(yè)題SumCBACBACCinABABABABCoutBABAC5.3作業(yè)題CbBBbAbABbCbCbBbVddBbCbAAbBOutAB CBCABAB CBCABAB CBCABAB CBCABABCBCABABCBC5.5例題2,1NNOXNSATOXPGSPTPP SATOLWCLNDDTNGSPTPCPPDDTNSATPNOXvC WVVIVkVVVVELVVvW L C2DDTPNNOXVVW C20.1DDTPCPPDDTNSATPNDDTPDDNNDDTPCPPDDTNVVELVVvW LVVVWVVELVV226440.18 100.2 100.2 4m=1.40.1 1.8270 1.80.524 SATPNDDTPNDDNDDTPCPPDDTNvW LVVWVVVELVV5.5例題2221SDPSDPCPPNPVPOXPSGPTPSDPSATOXNGSNTNVGSNTNCNNNELSATOXIsatIlinCWVVVvCWVVVVELLv