主存儲器與存儲體系ppt課件

1、第第 4 4 章章 主存儲器與存儲體系主存儲器與存儲體系計(jì)算機(jī)的工作依賴于存儲器中的程序和數(shù)據(jù)，計(jì)算機(jī)的工作依賴于存儲器中的程序和數(shù)據(jù)，存儲器的容量和性能對于整個(gè)系統(tǒng)的性能至關(guān)重要。存儲器的容量和性能對于整個(gè)系統(tǒng)的性能至關(guān)重要。本章教學(xué)內(nèi)容本章教學(xué)內(nèi)容4.1 4.1 存儲器概述存儲器概述4.2 4.2 讀讀/ /寫存儲器寫存儲器4.3 4.3 非易失性存儲器非易失性存儲器( (自學(xué)自學(xué)) )4.4 DRAM4.4 DRAM的研制與發(fā)展的研制與發(fā)展( (自學(xué)自學(xué)) )4.5 4.5 半導(dǎo)體存儲器的組成與控制半導(dǎo)體存儲器的組成與控制4.6 4.6 提高存儲器性能的技術(shù)提高存儲器性能的技術(shù)重點(diǎn)難點(diǎn)重

2、點(diǎn)難點(diǎn)存儲器芯片的原理、主存的容量擴(kuò)展技術(shù)。存儲器芯片的原理、主存的容量擴(kuò)展技術(shù)。 cache的工作原理的工作原理. Cache的存儲器組織的存儲器組織:存儲映象與地址轉(zhuǎn)換存儲映象與地址轉(zhuǎn)換4.14.1存儲器概述存儲器概述一一. .存儲器的作用存儲器的作用計(jì)算機(jī)真正工作的場所是主存內(nèi)計(jì)算機(jī)真正工作的場所是主存內(nèi)存），所有驅(qū)動程序、操作系統(tǒng)、工作數(shù)存），所有驅(qū)動程序、操作系統(tǒng)、工作數(shù)據(jù)、廢品據(jù)、廢品/ /半成品應(yīng)用程序必須加載到主存半成品應(yīng)用程序必須加載到主存中才能由中才能由CPUCPU讀取。讀取。高速緩存的速度比主存儲器快，作為高速緩存的速度比主存儲器快，作為CPUCPU與內(nèi)存的緩沖區(qū)，主要起

3、到平衡與內(nèi)存的緩沖區(qū)，主要起到平衡CPUCPU與與主存這間的速度的作用，有效解決了主存這間的速度的作用，有效解決了CPUCPU速速度與主存速度的不匹配問題。度與主存速度的不匹配問題。輔助存儲器如硬盤、軟盤也稱為輔助存儲器如硬盤、軟盤也稱為外存，用來存放暫時(shí)不參加運(yùn)行的程序和外存，用來存放暫時(shí)不參加運(yùn)行的程序和數(shù)據(jù)，以及永久存儲信息。輔助存儲器的數(shù)據(jù)，以及永久存儲信息。輔助存儲器的容量很大，但存取速度慢，并且不能為容量很大，但存取速度慢，并且不能為CPUCPU直接訪問，必須先將其中信息調(diào)入主存后，直接訪問，必須先將其中信息調(diào)入主存后，才能為才能為CPUCPU所訪問。所訪問。二二. .存儲器的分類

4、存儲器的分類1.1.按存儲器在計(jì)算機(jī)系統(tǒng)中的作用分類按存儲器在計(jì)算機(jī)系統(tǒng)中的作用分類（1 1高速緩沖存儲器高速緩沖存儲器CacheCache）（2 2） 主存儲器主存儲器（3 3輔助存儲器輔助存儲器2.2.按存取方式分類按存取方式分類（1 1隨機(jī)存取存儲器隨機(jī)存取存儲器RAMRAM（2 2只讀存儲器只讀存儲器ROMROM（3 3順序存取存儲器順序存取存儲器SAMSAMsequential Access Memorysequential Access Memory）（4 4直接存取存儲器直接存取存儲器DAMDAMDirect Access Memory Direct Access Memory

5、）3.3.按存儲介質(zhì)分類按存儲介質(zhì)分類（1 1磁芯存儲器磁芯存儲器（2 2半導(dǎo)體存儲器半導(dǎo)體存儲器（3 3磁表面存儲器磁表面存儲器（4 4光存儲器光存儲器4.4.按信息的可保存性分類按信息的可保存性分類（1 1易失性存儲器易失性存儲器（2 2非易失性存儲器非易失性存儲器三三. . 主存儲器概述主存儲器概述1 1、主存儲器處于全機(jī)中心地位、主存儲器處于全機(jī)中心地位(1)(1)正在運(yùn)行的程序和數(shù)據(jù)存放于存儲器中。正在運(yùn)行的程序和數(shù)據(jù)存放于存儲器中。CPUCPU直接從存儲器取指令或存取數(shù)據(jù)。直接從存儲器取指令或存取數(shù)據(jù)。(2).(2).采用采用DMADMA技術(shù)或輸入輸出通道技術(shù)，在存儲器技術(shù)或輸入輸

6、出通道技術(shù)，在存儲器和輸入輸出系統(tǒng)之間直接傳輸數(shù)據(jù)。和輸入輸出系統(tǒng)之間直接傳輸數(shù)據(jù)。 (3).(3).多處理機(jī)系統(tǒng)采用共享存儲器來存取和交換多處理機(jī)系統(tǒng)采用共享存儲器來存取和交換數(shù)據(jù)。數(shù)據(jù)。 2 2、 主存儲器分類主存儲器分類（1 1隨機(jī)存儲器隨機(jī)存儲器RAMRAMrandom access memoryrandom access memory） （易失性存儲器）（易失性存儲器） （2 2只讀存儲器只讀存儲器ROMROMread-only memoryread-only memory） （非易失性存儲器）（非易失性存儲器） （3 3可編程序只讀存儲器可編程序只讀存儲器PROMPROMprogr

7、ammable ROMprogrammable ROM）: :一次一次寫入，不能修改。（非易失性存儲器）寫入，不能修改。（非易失性存儲器）（4 4可擦除可編程序只讀存儲器可擦除可編程序只讀存儲器EPROMEPROMerasable PROMerasable PROM）：）：可用紫外線擦除，擦除后可再次寫入?？捎米贤饩€擦除，擦除后可再次寫入。 （非易失性存儲器）（非易失性存儲器）（ 5 5 可 用 電 擦 除 的 可 編 程 序 只 讀 存 儲 器 可 用 電 擦 除 的 可 編 程 序 只 讀 存 儲 器 E 2 P R O ME 2 P R O Melectrically EPROMelec

8、trically EPROM）：可用電改寫。）：可用電改寫。 （非易失性存儲器）（非易失性存儲器） 3、主存儲器的主要技術(shù)指標(biāo)、主存儲器的主要技術(shù)指標(biāo) 主存儲器的主要性能指標(biāo):主存容量、存儲器存取時(shí)間和存儲周期時(shí)間。 （1存儲容量 按字節(jié)或按字尋址，容量為多少字節(jié)，單位：KB210），MB220），GB230）；地址線數(shù)決定最大直接尋址空間大小n位地址：2n）。 （2存取時(shí)間存儲器訪問時(shí)間）(或讀/寫時(shí)間)（memory access time指啟動一次存儲器操作到完成該操作所經(jīng)歷的時(shí)間。*讀出時(shí)間：指從CPU向MEM發(fā)出有效地址和讀命令開始，直到將被選單元的內(nèi)容讀出為止所用的時(shí)間。*寫入時(shí)間

9、：指從CPU向MEM發(fā)出有效地址和寫命令開始，直到信息寫入被選中單元為止所用的時(shí)間。 （3 3） 存儲周期時(shí)間又稱讀存儲周期時(shí)間又稱讀/ /寫周期，或訪問周期）寫周期，或訪問周期）CPUCPU連續(xù)啟動兩次獨(dú)立的存儲器操作所需間隔的最連續(xù)啟動兩次獨(dú)立的存儲器操作所需間隔的最小時(shí)間。（目前一般存儲器可達(dá)幾納秒小時(shí)間。（目前一般存儲器可達(dá)幾納秒nsns）4、主存儲器的基本操作、主存儲器的基本操作主存儲器用來暫時(shí)存儲CPU正在使用的指令和數(shù)據(jù)，它和CPU的關(guān)系最為密切。主存儲器和CPU的連接是由總線支持的，連接形式如圖41所示。問題：問題：1.如何完成存儲器的讀操作？如何完成存儲器的讀操作？2.如何完

10、成存儲器的寫操作？如何完成存儲器的寫操作？CPUCPU與主存之間與主存之間采取異步工作方式，采取異步工作方式，以以readyready信號表示信號表示一次訪存操作的結(jié)一次訪存操作的結(jié)束。束。2K字字n位位讀取操作讀取操作 ：從：從CPUCPU送來的地址所指定的存送來的地址所指定的存 儲單元中取出信息，再送給儲單元中取出信息，再送給CPUCPU。（1 1地址地址-AR-AB-AR-ABCPUCPU將地址信號送至地址總線將地址信號送至地址總線（2 2）Read Read CPUCPU發(fā)讀命令發(fā)讀命令（3 3Wait for MFC Wait for MFC 等待存儲器工作完成信號等待存儲器工作完成

11、信號（4 4）(AR)-DB-DR (AR)-DB-DR 讀出信息經(jīng)數(shù)據(jù)總線送至讀出信息經(jīng)數(shù)據(jù)總線送至CPUCPU寫存操作寫存操作 ：將要寫入的信息存入：將要寫入的信息存入CPUCPU所指定所指定的存儲單元中。的存儲單元中。（1 1地址地址-AR-AB-AR-ABCPUCPU將地址信號送至地址總線將地址信號送至地址總線（2 2數(shù)據(jù)數(shù)據(jù)-DR-DB CPU-DR-DB CPU將要寫入的數(shù)據(jù)送到數(shù)據(jù)總線將要寫入的數(shù)據(jù)送到數(shù)據(jù)總線（3 3Write CPUWrite CPU發(fā)寫信號發(fā)寫信號（4 4Wait for MFC Wait for MFC 等待存儲器工作完成信號等待存儲器工作完成信號5.5.

12、主存儲器的基本結(jié)構(gòu)主存儲器的基本結(jié)構(gòu)存儲體存儲體地地址址譯譯碼碼驅(qū)驅(qū)動動I/OI/O和和讀讀寫寫電電路路地址地址線線數(shù)據(jù)數(shù)據(jù)線線讀讀/寫控制寫控制線線存儲體是存儲器的核心，是存儲單元存儲體是存儲器的核心，是存儲單元的集合體，而存儲單元又是由若干個(gè)記憶的集合體，而存儲單元又是由若干個(gè)記憶單元組成的。單元組成的。地址譯碼驅(qū)動電路包含譯碼器地址譯碼驅(qū)動電路包含譯碼器和驅(qū)動器兩部分組成。譯碼器將地和驅(qū)動器兩部分組成。譯碼器將地址總線輸入的地址碼轉(zhuǎn)換成與之對址總線輸入的地址碼轉(zhuǎn)換成與之對應(yīng)的譯碼輸出線上的有效電平，以應(yīng)的譯碼輸出線上的有效電平，以表示選中了某一存儲單元，然后由表示選中了某一存儲單元，然后

13、由驅(qū)動器提供驅(qū)動電流去驅(qū)動相應(yīng)的驅(qū)動器提供驅(qū)動電流去驅(qū)動相應(yīng)的讀讀/寫電路，完成對被選中存儲單寫電路，完成對被選中存儲單元的讀元的讀/寫操作。寫操作。I/OI/O和讀和讀/ /寫電路包括讀出放大器、寫入電路和讀寫電路包括讀出放大器、寫入電路和讀/ /寫控制電路，用以完成寫控制電路，用以完成被選中存儲單元中各位的讀出和寫入操作。被選中存儲單元中各位的讀出和寫入操作。存儲器的讀存儲器的讀/ /寫操作是在控制器的控制下進(jìn)行的。半導(dǎo)體存儲芯片寫操作是在控制器的控制下進(jìn)行的。半導(dǎo)體存儲芯片中的控制電路，必須在接收到來自控制器的讀中的控制電路，必須在接收到來自控制器的讀/ /寫命令或?qū)懺试S信號后，寫命令或

14、寫允許信號后，才能實(shí)現(xiàn)正確的讀才能實(shí)現(xiàn)正確的讀/ /寫操作。寫操作。四四. .存儲系統(tǒng)層次結(jié)構(gòu)存儲系統(tǒng)層次結(jié)構(gòu)為了解決存儲容量、存取速度和價(jià)格之間的矛盾，為了解決存儲容量、存取速度和價(jià)格之間的矛盾，通常把各種不同存儲容量、不同存取速度的存儲，按通常把各種不同存儲容量、不同存取速度的存儲，按一定的體系結(jié)構(gòu)組成起來，形成一個(gè)統(tǒng)一整體的存儲一定的體系結(jié)構(gòu)組成起來，形成一個(gè)統(tǒng)一整體的存儲系統(tǒng)。系統(tǒng)。由高速緩沖存儲器、主存儲器、輔助存儲器構(gòu)成由高速緩沖存儲器、主存儲器、輔助存儲器構(gòu)成的三級存儲系統(tǒng)可以分為兩個(gè)層次，其中高速緩沖存的三級存儲系統(tǒng)可以分為兩個(gè)層次，其中高速緩沖存儲器和主存之間稱為儲器和主存之

15、間稱為Cache-主存層次，主存和輔存間主存層次，主存和輔存間稱為主存輔存層次。稱為主存輔存層次。Cache主存主存CPU輔助硬件輔助硬件（存儲器控制電路）（存儲器控制電路）CacheCache和主存之間的速度大約相差一個(gè)數(shù)量級，為了彌補(bǔ)主和主存之間的速度大約相差一個(gè)數(shù)量級，為了彌補(bǔ)主存速度的不足，在存速度的不足，在CPUCPU和主存間設(shè)置和主存間設(shè)置CacheCache。CPUCPU在某一小段時(shí)間在某一小段時(shí)間內(nèi)所在訪問的程序和數(shù)據(jù)被事先從主存中調(diào)入內(nèi)所在訪問的程序和數(shù)據(jù)被事先從主存中調(diào)入CacheCache，當(dāng)，當(dāng)CPUCPU需要需要這些程序和數(shù)據(jù)時(shí)，就直接去這些程序和數(shù)據(jù)時(shí)，就直接去Ca

16、cheCache中讀取，這樣就大大提高存中讀取，這樣就大大提高存取速度。取速度。1.Cache-1.Cache-主存層次主存層次CacheCache主存層次的存取速度接近于主存層次的存取速度接近于CacheCache的存取速度，但容的存取速度，但容量接近于主存，每位價(jià)格也接近于主存的每位價(jià)格，因此解決了量接近于主存，每位價(jià)格也接近于主存的每位價(jià)格，因此解決了高速度和低成本之間的矛盾。由于這個(gè)層次完全由硬件實(shí)現(xiàn)，不高速度和低成本之間的矛盾。由于這個(gè)層次完全由硬件實(shí)現(xiàn)，不用系統(tǒng)輔助軟件干預(yù)，所以對用戶是透明的。用系統(tǒng)輔助軟件干預(yù)，所以對用戶是透明的。2.2.主存主存- -輔存層次輔存層次主存主存輔

17、存輔存CPU輔助軟硬件輔助軟硬件輔存是主存的補(bǔ)充，用來存放暫時(shí)不用的程序和數(shù)據(jù)，當(dāng)需要時(shí)，輔存是主存的補(bǔ)充，用來存放暫時(shí)不用的程序和數(shù)據(jù)，當(dāng)需要時(shí)，再調(diào)到主存中去。主存再調(diào)到主存中去。主存- -輔存層次通過附加的硬件及存儲管理軟件來輔存層次通過附加的硬件及存儲管理軟件來控制。輔存只與主存交換信息，控制。輔存只與主存交換信息，CPUCPU不能直接訪問輔存。不能直接訪問輔存。主存輔存層次的存取速度接近于主存的存取速度，容量則接近主存輔存層次的存取速度接近于主存的存取速度，容量則接近于輔存的容量，而每位平均價(jià)格也接近于廉價(jià)有輔存平均價(jià)格，從而于輔存的容量，而每位平均價(jià)格也接近于廉價(jià)有輔存平均價(jià)格，從

18、而解決了大容量和低成本間的矛盾。解決了大容量和低成本間的矛盾。三級存儲系統(tǒng)的總效果是：存取速度接近于三級存儲系統(tǒng)的總效果是：存取速度接近于CacheCache水水平，存儲容量非常之大，整個(gè)價(jià)格也比較合理。平，存儲容量非常之大，整個(gè)價(jià)格也比較合理。4.2 4.2 讀讀/ /寫存儲器寫存儲器( (隨機(jī)存儲隨機(jī)存儲(RAM)(RAM)工藝工藝雙極型雙極型MOSMOS型型TTLTTL型型ECLECL型型速度很快、功耗大、容量小速度很快、功耗大、容量小電路結(jié)構(gòu)電路結(jié)構(gòu)PMOSPMOSNMOSNMOS功耗小、容量大功耗小、容量大（靜態(tài)（靜態(tài)MOSMOS除外）除外）工作方式工作方式靜態(tài)靜態(tài)MOSMOS動態(tài)動

19、態(tài)MOSMOSECL:ECL:發(fā)射集耦合邏輯電路的簡稱發(fā)射集耦合邏輯電路的簡稱CMOS存儲存儲信息信息原理原理動態(tài)存儲器動態(tài)存儲器DRAMDRAM動態(tài)動態(tài)MOSMOS型）：依靠電容存儲型）：依靠電容存儲電荷的原理存儲信息。功耗較小電荷的原理存儲信息。功耗較小, ,容量大容量大, ,速度較速度較快快, ,作主存。作主存。靜態(tài)存儲器靜態(tài)存儲器SRAMSRAM雙極型、靜態(tài)雙極型、靜態(tài)MOSMOS型）型） 依靠雙穩(wěn)態(tài)電路內(nèi)部交叉反饋的機(jī)制存儲依靠雙穩(wěn)態(tài)電路內(nèi)部交叉反饋的機(jī)制存儲信息。信息。 功耗較大功耗較大, ,速度快速度快, ,作作CacheCache。SRAMSRAM：利用雙穩(wěn)態(tài)觸發(fā)器來保存信息，

20、只要不斷電，信息：利用雙穩(wěn)態(tài)觸發(fā)器來保存信息，只要不斷電，信息是不會丟失的，因?yàn)槠洳恍枰M(jìn)行動態(tài)刷新，故稱為是不會丟失的，因?yàn)槠洳恍枰M(jìn)行動態(tài)刷新，故稱為“靜態(tài)靜態(tài)存儲器。存儲器。DRAMDRAM：利用：利用MOSMOS電容存儲電荷來保存信息，使用時(shí)需要電容存儲電荷來保存信息，使用時(shí)需要給電容充電才能使信息保持，即要定期刷新。給電容充電才能使信息保持，即要定期刷新。一、SRAM1、六管靜態(tài)基本存儲電路P107圖4.2）(1)為什么說六管靜態(tài)基本存儲電路是利用雙穩(wěn)態(tài)觸發(fā)器來保存信息？(2)如何寫“0”？如何寫“1”？(3)T5、T6管的作用是什么？字選擇線 位線2 位線1 Vss T1T2T6T

21、5T3T4VGG VDD ABT1T6:T1T6:構(gòu)成一個(gè)記憶單元的主構(gòu)成一個(gè)記憶單元的主體，能存儲一位二進(jìn)制信息。體，能存儲一位二進(jìn)制信息。其中：其中：T1T1T4T4構(gòu)成基本構(gòu)成基本RS RS F/FF/F用來存儲一位二進(jìn)制信息用來存儲一位二進(jìn)制信息. .T5T5、T6T6：構(gòu)成讀寫控制門，用來：構(gòu)成讀寫控制門，用來傳送讀寫信號。傳送讀寫信號。電路中有一條字線：用來選擇這電路中有一條字線：用來選擇這個(gè)記憶單元。個(gè)記憶單元。有兩條位線：用來傳送讀寫信號。有兩條位線：用來傳送讀寫信號。A A1 1，B B0 0：T1T1止，止，T2T2通，記憶單元存儲通，記憶單元存儲“0”“0”A A0 0，

22、B B1 1：T1T1通，通，T2T2止，記憶單元存儲止，記憶單元存儲“1”“1”字線字線“0”“0”，記憶單元未被選中，記憶單元未被選中，T5T5、T6T6止，止，F(xiàn)/FF/F與位線斷開，原存信息與位線斷開，原存信息不會丟失，稱保持狀態(tài)。不會丟失，稱保持狀態(tài)。字線字線“1”“1”，記憶單元被選中，記憶單元被選中，T5T5、T6T6通，可進(jìn)行讀、寫操作。通，可進(jìn)行讀、寫操作。字選擇線 位線2 位線1 Vss T1T2T6T5T3T4VGG VDD AB 因?yàn)橐驗(yàn)門5T5、T6T6通則通則A A、B B點(diǎn)與位線點(diǎn)與位線1 1、位線、位線2 2相連。相連。 若記憶單元為若記憶單元為“1”“1”A

23、A0 0，B B1 1。 T1T1通，通，T2T2止，則止，則位線位線1 1產(chǎn)生負(fù)脈沖。產(chǎn)生負(fù)脈沖。 若記憶單元為若記憶單元為“0”“0”A A1 1，B B0 0 T1 T1止，止，T2T2通，則通，則位線位線2 2產(chǎn)生負(fù)脈沖。產(chǎn)生負(fù)脈沖。 這樣根據(jù)兩條位線這樣根據(jù)兩條位線上哪一條產(chǎn)生負(fù)脈沖判上哪一條產(chǎn)生負(fù)脈沖判斷讀出斷讀出1 1還是還是0 0。讀操作讀操作字線字線“1”“1”，記憶單元被選中，記憶單元被選中，T5T5、T6T6通，可進(jìn)行讀、寫操作。通，可進(jìn)行讀、寫操作。寫操作寫操作若要寫入若要寫入“1”“1”，則使位線，則使位線1 1輸入輸入“0”“0”，位線，位線2 2輸入輸入“1”“1

24、”，它們，它們分別通過分別通過T5T5、T6T6管迫使管迫使T1T1通、通、T2T2止止A A0 0，B B1 1，使記憶單元，使記憶單元內(nèi)容變成內(nèi)容變成“1”“1”，完成寫，完成寫“1“1操作操作. .若要寫入若要寫入“0”“0”，則使位線，則使位線1 1輸入輸入“1”“1”，位線，位線2 2輸入輸入“0”“0”，它們，它們分別通過分別通過T5T5、T6T6管迫使管迫使T1T1止、止、T2T2通通A A1 1，B B0 0，使記憶單元，使記憶單元內(nèi)容變成內(nèi)容變成“0”“0”，完成寫，完成寫“0“0操作操作在該記憶單元未被選中或讀出時(shí)，電路處于雙穩(wěn)態(tài)，在該記憶單元未被選中或讀出時(shí)，電路處于雙穩(wěn)

25、態(tài)，F(xiàn)/FF/F工作狀工作狀態(tài)由電源態(tài)由電源VDDVDD不斷給不斷給T1T1、T2T2供電，以保持信息，但是只要電源被供電，以保持信息，但是只要電源被切斷，原存信息便會丟失，這就是半導(dǎo)體存儲器的易失性。切斷，原存信息便會丟失，這就是半導(dǎo)體存儲器的易失性。字選擇線 位線2 位線1 Vss T1T2T6T5T3T4VGG VDD AB2. 16X12. 16X1位靜態(tài)存儲器結(jié)構(gòu)圖位靜態(tài)存儲器結(jié)構(gòu)圖T1T6:存儲單元1bit）16個(gè)存儲單元排列成4*4矩陣的形式，每個(gè)存儲單元被連接到不同字線、位線的交叉處，并加上讀/寫控制電路，用地址編譯器提供字線、位線選擇信號。要訪問16個(gè)存儲單元，需要4位地址A

26、0A3,A0A1:行地址，經(jīng)X譯碼器產(chǎn)生4個(gè)譯碼信號來選擇4行。A2A3:列地址，經(jīng)Y譯碼器產(chǎn)生4個(gè)譯碼信號來選擇4列。這樣用4位地址A0A3可選中行、列交叉處的存儲單元。為了用Y譯碼信號選擇一列，在每個(gè)存儲單元處加兩個(gè)MOS管T7、T8。用于選擇把指定列的全部存儲單元的T5、T6管與該列的位線1、位線2連接，而其他各列的全部存儲單元都與對應(yīng)列的位線1、位線2斷開。當(dāng)一個(gè)存儲單元被選中，它的字線使該存儲單元的T5、T6管導(dǎo)通。列線把該存儲單元的T7、T8管導(dǎo)通。假設(shè)，執(zhí)行寫操作，寫入數(shù)據(jù)DIN，經(jīng)T5、T6、T7、T8，寫入F/F。假設(shè)，執(zhí)行讀操作，F(xiàn)/F的狀態(tài)經(jīng)T5、T6、T7、T8和位線1

27、、位線2，送入讀出放大器，得到讀出數(shù)據(jù)信號Dout.0WE1WE教材上教材上P109P109圖圖4.44.41K1K* *1 1位位1k=210,1k=210,需要需要1010根地址線。根地址線。A0A4:XA0A4:X地址譯碼器地址譯碼器A5A9:YA5A9:Y地址譯碼器地址譯碼器組成組成3232* *3232的存儲矩陣的存儲矩陣控制端：控制端： ：未選，：允許讀，：允許寫，：允許寫片選xCSWE1CS1WE0CS0WE0CSWE:3.3.時(shí)序時(shí)序Intel21141KIntel21141K4 4位的位的SRAMSRAM）CPU通過AB把要讀取的存儲單元地址傳送到相應(yīng)的芯片讀取地址引腳激活片

28、選信號（0），并發(fā)出讀取命令以（1），經(jīng)過一段時(shí)間，從芯片數(shù)據(jù)端輸出有效數(shù)據(jù)。讀出數(shù)據(jù)經(jīng)DB送至目的地后，片選和讀命令撤消。讀周期結(jié)束。CSCSWE讀時(shí)序讀時(shí)序CPU通過AB確定要寫入信息的位置，并把要寫入的數(shù)據(jù)傳輸?shù)紻B。激活片選信號（0），并發(fā)出寫取命令（0），將已傳輸過來的數(shù)據(jù)寫入相應(yīng)的地址單元。片選和寫命令撤消。寫周期結(jié)束。CSCSWE寫時(shí)序?qū)憰r(shí)序二、二、DRAMDRAM1 1、三管動態(tài)存儲單元、三管動態(tài)存儲單元什么狀態(tài)表示存入什么狀態(tài)表示存入“0”“0”？什么狀態(tài)表示存入？什么狀態(tài)表示存入“1”“1”？如何寫如何寫“0”“0”？如何寫？如何寫“1”“1”？“1“1信號寫入后是否能長時(shí)

29、間信號寫入后是否能長時(shí)間保持？保持？如何讀出如何讀出“0”“0”、“1“1信號？信號？定義定義: “0”C: “0”C上有足夠的電荷，上有足夠的電荷，T2T2導(dǎo)通。導(dǎo)通。 “1”-C“1”-C上無電荷或電荷很少，不能使上無電荷或電荷很少，不能使T2T2導(dǎo)通。導(dǎo)通。讀出讀出: :讀出數(shù)據(jù)線預(yù)充電至讀出數(shù)據(jù)線預(yù)充電至“1”“1”，讀出選擇線，讀出選擇線“1”“1”，T3T3導(dǎo)通。導(dǎo)通。若若C C上充有電荷，上充有電荷，T2T2導(dǎo)通，讀出數(shù)據(jù)線經(jīng)導(dǎo)通，讀出數(shù)據(jù)線經(jīng)T2T2、T3T3接地，讀出電接地，讀出電壓為壓為“0”“0”。若。若C C上無電荷，上無電荷，T2T2截止，讀出數(shù)據(jù)為截止，讀出數(shù)據(jù)為“

30、1”“1”。寫入寫入: :在寫入選擇線上加在寫入選擇線上加“1”“1”，在寫入數(shù)據(jù)線上加寫入信號，在寫入數(shù)據(jù)線上加寫入信號 ，T1T1導(dǎo)導(dǎo)通。通。C C隨寫入信號而充電或放電（隨寫入信號而充電或放電（“0“0放電，放電，“1“1充電）。若充電）。若T1T1截止，截止，C C的電壓保持不變。的電壓保持不變。特點(diǎn)：三管單特點(diǎn)：三管單元布線較復(fù)雜，元布線較復(fù)雜，所用元件較多，所用元件較多，但電路穩(wěn)定。但電路穩(wěn)定。2 2、單管動態(tài)存儲單元、單管動態(tài)存儲單元(1)(1)讀數(shù)據(jù)讀數(shù)據(jù) 數(shù)據(jù)線預(yù)充電至數(shù)據(jù)線預(yù)充電至“1”“1”，字線來字線來“1”“1”，T T導(dǎo)通導(dǎo)通. . 1) 1)原有原有“1”“1”C

31、SCS上充有電上充有電荷荷T T管在位線上產(chǎn)生讀電流管在位線上產(chǎn)生讀電流完成讀完成讀“1“1操作。操作。 2 2原存原存“0”“0”CSCS無電荷無電荷T T管在位線上不產(chǎn)生讀電流管在位線上不產(chǎn)生讀電流完成讀完成讀“0“0操作。操作。 讀完成后，讀完成后，CSCS上的電荷被上的電荷被泄放完，因此是破壞性讀出，必泄放完，因此是破壞性讀出，必須采用重寫再生措施。須采用重寫再生措施。 Cs不能做得太大，一般比位線上寄生電容Cd還要小，讀出時(shí)，T導(dǎo)通，電荷在Cs與Cd間分配，會使讀出電流信息減少。用單管作為存儲器，讀出放大器的靈敏度應(yīng)具有較高的靈敏度，因?yàn)樾畔⒈３直４嬖诤苄〉腃s上，也只能保持2ms,

32、必須定時(shí)刷新。（2 2寫數(shù)據(jù)寫數(shù)據(jù) 字線來字線來“1”“1”，T T導(dǎo)通，電路被選中。導(dǎo)通，電路被選中。1 1若數(shù)據(jù)線為若數(shù)據(jù)線為“0“0且且CSCS上無電荷上無電荷準(zhǔn)備寫準(zhǔn)備寫“1”“1”則則VDDVDD要對要對CsCs充電，充電，CsCs上存儲一定電荷上存儲一定電荷“1“1已寫入。已寫入。2 2若數(shù)據(jù)線為若數(shù)據(jù)線為“1“1且且CSCS存有電荷存有電荷準(zhǔn)備寫準(zhǔn)備寫“0”“0”則則CsCs通過通過T T放電放電使使CsCs上無電荷上無電荷“0“0寫寫入入 3 3如果寫入的數(shù)據(jù)與如果寫入的數(shù)據(jù)與CsCs中原存儲信息相同，中原存儲信息相同，則則CsCs中原存儲有無電荷的情形不會發(fā)生變化。中原存儲有

33、無電荷的情形不會發(fā)生變化。優(yōu)點(diǎn)：線路簡單，單元占用面積小，速度快。優(yōu)點(diǎn)：線路簡單，單元占用面積小，速度快。缺點(diǎn)：讀出是破壞性的，要重寫，另外要有較高靈敏度的缺點(diǎn)：讀出是破壞性的，要重寫，另外要有較高靈敏度的放大器。放大器。16K16K個(gè)基本存儲電路如何排列？個(gè)基本存儲電路如何排列？A0A0A6A6引腳的功能是什么？引腳的功能是什么？3 3、DRAMDRAM存存儲器框圖儲器框圖RASRAS、CASCAS、WEWE信號的作信號的作用及時(shí)序如用及時(shí)序如何？何？4.再生 DRAM是通過把電荷充積到MOS管的柵極電容或?qū)ｉT的MOS電容中去來實(shí)現(xiàn)信息存儲的。但是由于電容漏電阻的存在，隨著時(shí)間的增加，其電荷

34、會逐漸漏掉，從而使存儲的信息丟失。為了保證存儲信息不遭破壞，必須在電荷漏掉以前就進(jìn)行充電，以恢復(fù)原來的電荷。把這一充電過程稱為再生，或稱為刷新。對于DRAM，再生一般應(yīng)在小于或等于2ms的時(shí)間內(nèi)進(jìn)行一次。SRAM則不同，由于SRAM是以雙穩(wěn)態(tài)電路為存儲單元的，因此它不需要再生。 DRAM采用“讀出方式進(jìn)行再生。利用單元數(shù)據(jù)線上的讀出放大器來實(shí)現(xiàn)。讀出放大器在讀出存儲單元的信息并進(jìn)行放大的同時(shí)，將所讀出的信息重新寫入該存儲單元，從而完成存儲器的再生刷新）。一般DRAM的再生時(shí)間應(yīng)=2ms由于DRAM每列都有自己的讀出放大器，只要依次改變行地址輪流進(jìn)行讀放再生即可。這種方式稱行地址再生方式。.DR

35、AM.DRAM與與SRAMSRAM的比較的比較 DRAM的優(yōu)點(diǎn)(1)每片存儲容量較大；引腳數(shù)少。(2)價(jià)格比較便宜。(3)所需功率大約只有SRAM的16。 DRAM作為計(jì)算機(jī)主存儲器的主要元件得到了廣泛的應(yīng)用. DRAM的缺點(diǎn) (1)速度比SRAM要低。(2)DRAM需要再生，這不僅浪費(fèi)了寶貴的時(shí)間，還需要有配套的再生電路，它也要用去一部分功率。 SRAM一般用作容量不大的高速存儲器。4.3 4.3 非易失性半導(dǎo)體存儲器非易失性半導(dǎo)體存儲器( (自學(xué)自學(xué)) )4.4 DRAM4.4 DRAM的研制與發(fā)展的研制與發(fā)展( (自學(xué)自學(xué)) )4 45 5 半導(dǎo)體存儲器的組成與控制半導(dǎo)體存儲器的組成與控

36、制 常用的半導(dǎo)體存儲器芯片有多字一位片常用的半導(dǎo)體存儲器芯片有多字一位片和多字多位和多字多位(4(4位、位、8 8位位) )片，如片，如16M16M位容量位容量的芯片可以有的芯片可以有16M 16M l l位和位和4M 4M 4 4位等位等種類。種類。一存儲器容量擴(kuò)展一存儲器容量擴(kuò)展(1)(1)位擴(kuò)展位擴(kuò)展 概念概念: :位擴(kuò)展指的是用多個(gè)存儲器器件對字長進(jìn)位擴(kuò)展指的是用多個(gè)存儲器器件對字長進(jìn)行擴(kuò)充。行擴(kuò)充。 方法方法: :位擴(kuò)展的連接方式是將多片存儲器的地址、位擴(kuò)展的連接方式是將多片存儲器的地址、片選片選CSCS、讀寫控制端、讀寫控制端R RW W相應(yīng)并聯(lián)，數(shù)據(jù)端分別相應(yīng)并聯(lián)，數(shù)據(jù)端分別引出

37、。引出。例例:16K :16K 4 4位芯片組成位芯片組成16K 16K 8 8位的存儲器位的存儲器(2)(2)字?jǐn)U展字?jǐn)U展 概念:字?jǐn)U展指的是增加存儲器中字的數(shù)量。 方法: 靜態(tài)存儲器進(jìn)行字?jǐn)U展時(shí)，將各芯片的地址線、數(shù)據(jù)線、讀寫控制線相應(yīng)并聯(lián)，而由片選信號來區(qū)分各芯片的地址范圍。 動態(tài)存儲器一般不設(shè)置CS端，但可用RAS端來擴(kuò)展字?jǐn)?shù)。只有當(dāng)RAS由“1變“0時(shí)，才會激發(fā)出行時(shí)鐘，存儲器才會工作。例例: 4: 4個(gè)個(gè)16K 16K 8 8位靜態(tài)芯片組成位靜態(tài)芯片組成64K 64K 8 8位存儲器。位存儲器。(3)(3)字位擴(kuò)展字位擴(kuò)展 實(shí)際存儲器往往需要字向和位向同時(shí)擴(kuò)充。一個(gè)存儲器的容量為M

38、 N位，若使用L K位存儲器芯片，那么，這個(gè)存儲器共需要 個(gè)存儲器芯片。KNLM例例: :由由Intel2114(1K Intel2114(1K 4 4位位) )芯片組成容量為芯片組成容量為4K 4K 8 8位的主存儲器的邏輯框圖位的主存儲器的邏輯框圖, ,說明地址總線和數(shù)據(jù)總說明地址總線和數(shù)據(jù)總線的位數(shù)，該存儲器與線的位數(shù)，該存儲器與8 8位字長的位字長的CPUCPU的連接關(guān)系。的連接關(guān)系。解：此題所用芯片是同種芯片。解：此題所用芯片是同種芯片。（1 1片數(shù)片數(shù)= =存儲器總?cè)萘课唬┐鎯ζ骺側(cè)萘课唬? /芯片容量位）芯片容量位） =4K =4K* *8/8/（1K1K* *4 4）=8=8片

39、）片）(2(2CPUCPU總線由存儲器容量決定）總線由存儲器容量決定） 地址線位數(shù)地址線位數(shù)=log2(=log2(字?jǐn)?shù)字?jǐn)?shù))=log2(4K)=12()=log2(4K)=12(位位) ) 數(shù)據(jù)線位數(shù)數(shù)據(jù)線位數(shù)= =字長字長=8=8位）位） （3 3芯片總線由芯片容量決定）芯片總線由芯片容量決定） 地址線地址線=log2(1K)=10(=log2(1K)=10(位位) ) 數(shù)據(jù)線數(shù)據(jù)線=4=4位）位）（4 4分組組內(nèi)并行工作，分組組內(nèi)并行工作，CsCs連在一起，組連在一起，組間串行工作，間串行工作，CsCs分別連接譯碼器的輸出）分別連接譯碼器的輸出） 組內(nèi)芯片數(shù)組內(nèi)芯片數(shù)= =存儲器字長存儲

40、器字長/ /芯片字長芯片字長 =8/4=2 =8/4=2片）片） 組數(shù)組數(shù)= =芯片總數(shù)芯片總數(shù)/ /組內(nèi)片數(shù)組內(nèi)片數(shù)=8/2=4=8/2=4組）組）（5 5地址分配與片選邏輯地址分配與片選邏輯64KB64KB1K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 41K1K4 4需需1212位地址位地址尋址：尋址：4KB4KB A15A12A11 A10 A9 A15A12A11 A10 A9 A0A0A11A0A11A00 0 0 00 0 0 0任意值任意值 0 0 1 10 0 1 10 1 1 10 1 1 11 0 1 11 0 1 10 1

41、 0 00 1 0 01 0 0 01 0 0 01 1 0 01 1 0 01 1 1 11 1 1 1片選片選 芯片地址芯片地址 低位地址分配給芯片，高位地址形成片選邏輯。低位地址分配給芯片，高位地址形成片選邏輯。 芯片芯片 芯片地址芯片地址 片選信號片選信號 片選邏輯片選邏輯1K1K1K1K1K1K1K1KA9A0A9A0A9A0A9A0A9A0A9A0A9A0A9A0CS0CS0CS1CS1CS2CS2CS3CS3A11A10A11A10A11A10A11A10A11A10A11A10A11A10A11A10(6)(6)連接方式連接方式: :擴(kuò)展位數(shù)擴(kuò)展位數(shù), ,擴(kuò)展單元數(shù)擴(kuò)展單元數(shù),

42、 ,連接控制線連接控制線例：某半導(dǎo)體存儲器，按字節(jié)編址。其中：例：某半導(dǎo)體存儲器，按字節(jié)編址。其中：0000H0000H07FFH07FFH為為ROMROM區(qū)、選用區(qū)、選用EPROMEPROM芯片芯片2KB/2KB/片）；片）； 0800H0800H13FFH13FFH為為RAMRAM區(qū)、選用區(qū)、選用RAMRAM芯片芯片 （2KB/2KB/片和片和1KB/1KB/片）。片）。地址總線地址總線A15A15A0A0低）。給出地址分配和片選邏輯。低）。給出地址分配和片選邏輯。例例2.2.1.1.計(jì)算容量和芯片數(shù)計(jì)算容量和芯片數(shù)ROMROM區(qū)：區(qū)：2KB RAM2KB RAM區(qū)：區(qū)：3KB 3KB 共

43、共3 3片片 存儲空間分配：存儲空間分配：先安排大容量芯片放地址低先安排大容量芯片放地址低端），再安排小容量芯片。端），再安排小容量芯片。便于擬定片選邏輯。便于擬定片選邏輯。A15 A14 A13 A12 A11 A10 A15 A14 A13 A12 A11 A10 A9A0A9A00 0 0 0 0 0 00 0 0 0 0 0 00 0 0 0 0 1 10 0 0 0 0 1 1 0 0 0 0 1 1 1 0 0 0 0 1 1 1 0 0 0 1 0 0 1 1 0 0 0 1 0 0 1 1 0 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 0 1 0 0 0 0

44、0 0 0 1 0 0 0 0低位地址分配給芯片，高位地址形成片選邏輯。低位地址分配給芯片，高位地址形成片選邏輯。 芯片芯片 芯片地址芯片地址 片選信號片選信號 片選邏輯片選邏輯2K2K2K2K1K1KA10 A10 A0A0A10 A10 A0A0A9 A9 A0 A0CS0CS0CS1CS1CS2CS2A12A11A12A11A12A11A12A11A12A11A12A115KB5KB需需1313位地位地址尋址尋址：址：ROMROMA12A12A0A064KB1K1K2K2K2K2KRAMRAMA10A10A15A14AA15A14A1313為全為全0 0二存儲控制二存儲控制 在存儲器中，

45、往往需要增設(shè)附加電路。這些附加電路包括地址多路轉(zhuǎn)換線路、地址選通、刷新邏輯，以及讀寫控制邏輯等。 在大容量存儲器芯片中，為了減少芯片地址線引出端數(shù)目，將地址碼分兩次送到存儲器芯片，因此芯片地址線引出端減少到地址碼的一半。動態(tài)存儲器依靠電容電荷存儲信息。平時(shí)無電源供電，時(shí)間一長電容電荷會泄放，需定期向電容補(bǔ)充電荷，以保持信息不變。1.1.集中刷新：在一個(gè)刷新周期內(nèi)，利用一段固定的集中刷新：在一個(gè)刷新周期內(nèi)，利用一段固定的時(shí)間，依次對存儲器的所有行逐一再生，在此期間時(shí)間，依次對存儲器的所有行逐一再生，在此期間停止對存儲器的讀和寫。停止對存儲器的讀和寫。定期向電容補(bǔ)充電荷定期向電容補(bǔ)充電荷刷新刷新死

46、區(qū)死區(qū)用在實(shí)時(shí)要求用在實(shí)時(shí)要求不高的場合。不高的場合。R/WR/W刷新刷新R/WR/W刷新刷新2ms2ms50ns50ns例如：一個(gè)存儲器有例如：一個(gè)存儲器有10241024行，系統(tǒng)工作周期行，系統(tǒng)工作周期為為2OOns2OOns。RAMRAM刷新周期為刷新周期為2ms2ms。這樣，。這樣，在每個(gè)刷新周期內(nèi)共有在每個(gè)刷新周期內(nèi)共有1000010000個(gè)工作周期，個(gè)工作周期，其中用于再生的為其中用于再生的為10241024個(gè)工作周期，用于個(gè)工作周期，用于讀和寫的為讀和寫的為89768976個(gè)工作周期。個(gè)工作周期。 集中刷新的缺點(diǎn)是在刷新期間不能訪問存集中刷新的缺點(diǎn)是在刷新期間不能訪問存儲器，有時(shí)

47、會影響計(jì)算機(jī)系統(tǒng)的正確工作。儲器，有時(shí)會影響計(jì)算機(jī)系統(tǒng)的正確工作。2ms2ms（2 2分步刷新分步刷新例例. .2.2.分布式刷新：把刷新操作分散到刷新周期分布式刷新：把刷新操作分散到刷新周期2ms2ms內(nèi)內(nèi)用在大多數(shù)計(jì)算機(jī)中。用在大多數(shù)計(jì)算機(jī)中。每隔一段時(shí)間刷新一行。每隔一段時(shí)間刷新一行。128128行行15.6 15.6 微秒微秒每隔每隔15.615.6微秒提一次刷新請求，刷新一行；微秒提一次刷新請求，刷新一行；2 2毫秒內(nèi)刷新完所有行。毫秒內(nèi)刷新完所有行。R/WR/W刷新刷新R/WR/W刷新刷新R/WR/WR/WR/WR/WR/W15.6 15.6 微秒微秒15.6 15.6 微秒微秒1

48、5.6 15.6 微秒微秒刷新請求刷新請求（DMADMA請求）請求）（DMADMA請求）請求） 動態(tài)MOS存儲器的刷新需要有硬件電路的支持，包括刷新計(jì)數(shù)器、刷新訪存裁決，刷新控制邏輯等。這些線路可以集中在RAM存儲控制器芯片中。 例如Intel 8203DRAM控制器是為了控制2117，2118和2164DRAM芯片而設(shè)計(jì)的。 2ll7，2118是16KXl位的DRAM芯片，2164是64KXl位的DRAM芯片。圖421是Intel 8203邏輯框圖。根據(jù)它所控制的芯片不同，8203有16K與64K兩種工作模式。3 3存儲校驗(yàn)線路存儲校驗(yàn)線路 計(jì)算機(jī)在運(yùn)行過程中，主存儲器要和CPU、各種外圍設(shè)

49、備頻繁地高速交換數(shù)據(jù)。由于結(jié)構(gòu)、工藝和元件質(zhì)量等種種原因，數(shù)據(jù)在存儲過程中有可能出錯(cuò)，所以，一般在主存儲器中設(shè)置差錯(cuò)校驗(yàn)線路。 實(shí)現(xiàn)差錯(cuò)檢測和差錯(cuò)校正的代價(jià)是信息冗余。 早期的計(jì)算機(jī)多采用奇偶校驗(yàn)電路，只有一位附加位，但這只能發(fā)現(xiàn)一位錯(cuò)而不能糾正。 由于大規(guī)模集成電路的發(fā)展，主存儲器的位數(shù)可以做得更多，使多數(shù)計(jì)算機(jī)的存儲器有糾正錯(cuò)誤代碼的功能(ECC)。一般采用的海明碼校驗(yàn)線路可以糾正一位錯(cuò)。4.64.6提高存儲器性能技術(shù)提高存儲器性能技術(shù)速度和容量是存儲器的兩大主要課題，計(jì)算機(jī)的發(fā)展對存儲器不斷地提出更高速度和更大容量的要求。除去存儲器制造技術(shù)在不斷發(fā)展外，在單機(jī)系統(tǒng)中，提高存儲器性能的技術(shù)

50、還有：雙端口存儲器、并行主存儲器、高速緩沖存儲器、虛擬存儲器等。一一. .存儲器制造技術(shù)的發(fā)展存儲器制造技術(shù)的發(fā)展1.FPM DRAM1.FPM DRAM FPM DRAM(Fast Page Mode DRAM): FPM DRAM(Fast Page Mode DRAM):快頁模式快頁模式DRAMDRAM。傳統(tǒng)的傳統(tǒng)的DRAMDRAM在存取一位數(shù)據(jù)時(shí)，必須分別輸入行地址和列在存取一位數(shù)據(jù)時(shí)，必須分別輸入行地址和列地址信息。地址信息。 FPM DRAM FPM DRAM對這種尋址方式做了改進(jìn)，輸入行地址對這種尋址方式做了改進(jìn)，輸入行地址后，若后，若CPUCPU需要的數(shù)據(jù)在同一行地址內(nèi)，則可以

51、在同一行連續(xù)需要的數(shù)據(jù)在同一行地址內(nèi)，則可以在同一行連續(xù)輸出列地址而不必再輸出行地址。由于一般的程序和數(shù)據(jù)在輸出列地址而不必再輸出行地址。由于一般的程序和數(shù)據(jù)在主存中排列的地址是連續(xù)的，這種觸發(fā)行地址的方式能較為主存中排列的地址是連續(xù)的，這種觸發(fā)行地址的方式能較為快速的獲得所需要的數(shù)據(jù)?？焖俚墨@得所需要的數(shù)據(jù)。2.EDO DRAM2.EDO DRAM EDO DRAM(Extended Data Out DRAM): EDO DRAM(Extended Data Out DRAM):擴(kuò)展數(shù)據(jù)輸出擴(kuò)展數(shù)據(jù)輸出DRAMDRAM。傳統(tǒng)的傳統(tǒng)的DRAMDRAM和和FPMFPMDRAMDRAM在存取每一

52、數(shù)據(jù)時(shí)，輸入行地址和在存取每一數(shù)據(jù)時(shí)，輸入行地址和列地址后必須等待電路穩(wěn)定，然后才能有效的讀寫數(shù)據(jù)，而列地址后必須等待電路穩(wěn)定，然后才能有效的讀寫數(shù)據(jù)，而下一個(gè)地址必須等待這次讀下一個(gè)地址必須等待這次讀/ /寫周期完成才能輸出。而寫周期完成才能輸出。而EDOEDO輸輸出數(shù)據(jù)只要定位好要讀出數(shù)據(jù)只要定位好要讀/ /寫數(shù)據(jù)的第一位，不管讀寫數(shù)據(jù)的第一位，不管讀/ /寫周期是寫周期是否完成，都可啟動下一個(gè)讀否完成，都可啟動下一個(gè)讀/ /寫周期，從而提高了讀寫周期，從而提高了讀/ /寫速度。寫速度。3.SDRAM DRAM3.SDRAM DRAM SDRAM DRAM(Synchronous DRAM

53、): SDRAM DRAM(Synchronous DRAM):同步主存。同步主存。 SDRAM SDRAM以前的以前的DRAMDRAM均采用異步讀取方式，不與系統(tǒng)外頻同均采用異步讀取方式，不與系統(tǒng)外頻同步。存取數(shù)據(jù)時(shí)，系統(tǒng)須等待若干時(shí)鐘周期才能接收和發(fā)送步。存取數(shù)據(jù)時(shí)，系統(tǒng)須等待若干時(shí)鐘周期才能接收和發(fā)送數(shù)據(jù)。數(shù)據(jù)。SDRAMSDRAM在同步脈沖的控制下取消了主存等待時(shí)間，減少在同步脈沖的控制下取消了主存等待時(shí)間，減少了數(shù)據(jù)傳送的延遲時(shí)間，因而加快了系統(tǒng)速度。了數(shù)據(jù)傳送的延遲時(shí)間，因而加快了系統(tǒng)速度。4.DDR DRAM4.DDR DRAM DDR DRAM(Double Data Rata

54、 DRAM): DDR DRAM(Double Data Rata DRAM):雙速率雙速率SDRAMSDRAM。 DDR DDRSDRAMSDRAM的核心建立在的核心建立在SDRAMSDRAM的基礎(chǔ)上，與的基礎(chǔ)上，與SDRAMSDRAM的主要的主要區(qū)別是區(qū)別是DDRDDRRAMRAM能在時(shí)鐘脈沖的上升沿和下降沿讀出數(shù)據(jù)，能在時(shí)鐘脈沖的上升沿和下降沿讀出數(shù)據(jù)，不需要再提高時(shí)鐘就能加倍提高不需要再提高時(shí)鐘就能加倍提高SDRAMSDRAM的速度。的速度。6.SLDRAM6.SLDRAM SLDRAM(SyncLink DRAM): SLDRAM(SyncLink DRAM):同步鏈接同步鏈接DRA

55、MDRAM。 它在速度上最接近于它在速度上最接近于RDRAMRDRAM，SLDRAMSLDRAM是一種增強(qiáng)和擴(kuò)展是一種增強(qiáng)和擴(kuò)展SDRAMSDRAM架構(gòu)，它將當(dāng)前的架構(gòu)，它將當(dāng)前的4 4體體(Bank)(Bank)結(jié)構(gòu)擴(kuò)展到結(jié)構(gòu)擴(kuò)展到1616體，并增加體，并增加了新接口的控制邏輯電路。了新接口的控制邏輯電路。SLDRAMSLDRAM像像SDRAMSDRAM一樣使用每個(gè)脈沖一樣使用每個(gè)脈沖的邊沿傳送數(shù)據(jù)。的邊沿傳送數(shù)據(jù)。5.RDRAM5.RDRAM RDRAM(Rambus DRAM): RDRAM(Rambus DRAM):內(nèi)部總線內(nèi)部總線DRAMDRAM。 是一種存儲總線式是一種存儲總線式D

56、RAMDRAM存儲器，本是為電視游戲機(jī)提出的存儲器，本是為電視游戲機(jī)提出的一種內(nèi)存規(guī)則，因?yàn)槟苓_(dá)到更高的時(shí)鐘頻率，后來一種內(nèi)存規(guī)則，因?yàn)槟苓_(dá)到更高的時(shí)鐘頻率，后來IntelIntel聯(lián)合聯(lián)合MicronMicron等等1010余家半導(dǎo)體廠商發(fā)布，并正式命名為余家半導(dǎo)體廠商發(fā)布，并正式命名為DirectRambus DRAM,DirectRambus DRAM,簡稱簡稱RDRAMRDRAM。6.VCM6.VCM VCMVCM又稱虛擬通道內(nèi)存又稱虛擬通道內(nèi)存Virtual Channel MemoryVirtual Channel Memory）。）。是是NECNEC公司開發(fā)出來的新一代公司開發(fā)出

57、來的新一代DRAMDRAM，其原理是在一般的，其原理是在一般的DRAMDRAM中加入一個(gè)塊中加入一個(gè)塊SRAMSRAM作為數(shù)據(jù)緩存，以維持?jǐn)?shù)據(jù)的快作為數(shù)據(jù)緩存，以維持?jǐn)?shù)據(jù)的快速訪問，相當(dāng)于一種具有緩存的存儲器。速訪問，相當(dāng)于一種具有緩存的存儲器。VCMVCM保持了傳統(tǒng)保持了傳統(tǒng)SDRAMSDRAM的管腳兼容，廠家不需要重新的管腳兼容，廠家不需要重新進(jìn)行主板布線設(shè)計(jì)就能夠使主板支持它，不過，由于它進(jìn)行主板布線設(shè)計(jì)就能夠使主板支持它，不過，由于它與傳統(tǒng)的與傳統(tǒng)的SDRAMSDRAM控制方式不同，因而，還需要得到芯片控制方式不同，因而，還需要得到芯片組的支持才能使用。組的支持才能使用。二二. .雙端

58、口存儲器雙端口存儲器 常規(guī)存儲器是單端口存儲器，每次只接收一個(gè)地址，訪問一個(gè)存儲單元，從中讀取一個(gè)字節(jié)或一個(gè)字。主存是信息交換的中心，一方面CPU頻繁地與主存交換信息，另一方面外設(shè)也較頻繁地與主存交換信息，而單端口存儲器每次只能接受一個(gè)訪存者，或者讀或是寫，這就影響了工作速度。為此，在某些系統(tǒng)中使用雙端口存儲器。 雙端口存儲器具有兩個(gè)彼此獨(dú)立的讀/寫口，每個(gè)讀/寫口都有一套獨(dú)立的地址寄存器和譯碼電路，可以并行地獨(dú)立工作。兩個(gè)讀/寫口可以按各自按收的地址，同時(shí)讀出或?qū)懭?，或一個(gè)寫入而另一個(gè)讀出。與兩個(gè)獨(dú)立的存儲器不同，兩套讀/寫口的訪存空間相同，可以訪問同一存儲單元。通常使雙端口存儲器的一個(gè)讀/

59、寫口面向CPU，另一個(gè)讀/寫口則面向外設(shè)或輸入輸出處理機(jī)。 另外，在多機(jī)系統(tǒng)中常采用雙端口存儲器甚至多端口存儲器作為各CPU的共享存儲器，實(shí)現(xiàn)多CPU之間的通信。地址寄存器地址寄存器地址寄存器地址寄存器譯碼譯碼譯碼譯碼存儲體存儲體數(shù)據(jù)數(shù)據(jù)A A數(shù)據(jù)數(shù)據(jù)B B地址地址A A地址地址B B雙端口存儲器雙端口存儲器示意圖示意圖三三. .并行主存器并行主存器常規(guī)的主存是單體單字存儲器，只包含一個(gè)存儲體。在高速的計(jì)算機(jī)中，普遍采用并行主存系統(tǒng)，即在一個(gè)主存周期內(nèi)可以并行讀取多個(gè)字，依靠整體信息呑吐量的提高，以解決CPU與主存之間的速度匹配問題。并行主存有單體多字方式和多體并行和多體交叉方式。1.單體多字

60、方式多個(gè)并行工作的存儲器共有一套地址寄存器和譯碼電路，按同一地址并行地訪問各自的對應(yīng)單元。例：CPU送出地址A，則n個(gè)存儲器中的所有A單元同時(shí)被選中。若每個(gè)存儲器的字長為W位，則同時(shí)訪問nW 位，即可以將n 個(gè)存儲器看作一個(gè)大存儲器，一次訪問n個(gè)字，稱為單體多字方式。W W位位 W W位位 W W位位M0 M1Mn-1地址譯碼地址譯碼MAR地址地址單體多字并行主存系統(tǒng)示意圖單體多字并行主存系統(tǒng)示意圖. .多體并行方式多體并行方式 n個(gè)并行的存儲器具有各自的地址寄存器、讀/寫電路和數(shù)據(jù)寄存器，稱為存儲模塊。它們能各自以同等的方式與CPU傳遞信息，形成可以同時(shí)工作又獨(dú)立編址且容量相同的n個(gè)分存儲體