sar-adc調(diào)研報(bào)告

1、逐次逼近寄存器型ADC調(diào)研報(bào)告課程名稱：數(shù)模混合集成電路設(shè)計(jì)專業(yè)（年級）：集成電路設(shè)計(jì)與集成系統(tǒng)(2011)組員（學(xué)號）：某某某(*)某某某（*）某某某（*提交日期：2014年10月13日、組員分工查閱文獻(xiàn)情況:序號組員（學(xué)號）所查閱文獻(xiàn)<格式：義獻(xiàn)名稱，作者，出版期刊名稱，出版年，刊方（卷）：起始頁數(shù)-終止頁數(shù)1某某某(*)參考文獻(xiàn)1-1:低功耗高精度逐次逼近型模數(shù)轉(zhuǎn)換器的設(shè)計(jì)，袁小龍；夢戀；吳曉波；嚴(yán)曉浪，大學(xué)學(xué)報(bào),2005-10，第40卷12期,1-4頁參考義獻(xiàn)1-2:逐次比較式A/D轉(zhuǎn)換器的教學(xué)研究，惠星星，教育學(xué)院學(xué)報(bào)，2012-06,116期，163-164頁1-3:Anal

2、ysisanddesignofhighperformancefrequency-interleavedADC,QiuLei,IEEE,Year:2013,116,Page:2022-2025沙戲1-4:DigitallyCalibrated768-kS/s10-bMinimum-SizeSARADCArrayWithDithering,惠星星,IEEE,Year:2012,12933499,Page:2129-21402某某某(*)參考文獻(xiàn)2-1:用于SOC系統(tǒng)的逐次逼近型ADC設(shè)計(jì)，龍善麗；殷勤；吳建輝；王沛同體電子學(xué)研究與進(jìn)展,2007-08,第27卷第3期,382-383頁參考文獻(xiàn)2-2

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4、einterleavedADCarchitectures,RuihaoSi;Inst.ofMicroelectron.,TsinghuaUniv.,Beijing,China;FuleLi;ChunZhangIEEE,Year:2012,12746017,Page:4-73某某某(*)參考文獻(xiàn)3-1:逐次逼近模數(shù)轉(zhuǎn)換器的研究及設(shè)計(jì)，常昊，D,電子科技大學(xué)，2010年，03期，11-15頁參考文獻(xiàn)3-2:一種8通道12位逐次逼近式A/D轉(zhuǎn)換器的設(shè)計(jì)，新芒；銀堂；朱樟明，電子工程師，2007年，04期，19-23頁沙戲3-3:A40-GHz-bandwidth,4-bit,time-interle

5、avedA/Dconverterusingphotoconductivesampling,Urata,R.,Solid-StateCircuits,Year:2004,Page:2021-20303-4:DesignofAnalogCMOSIntegradedCircuit,BehzadRazavi,Year：2010,Issue:5,Page：370-420引言逐次逼近寄存器型（SAR膜擬數(shù)字轉(zhuǎn)換器（ADC）是采樣速率低于5Msps（每秒百萬次采樣）的中等至高分辨率應(yīng)用的常見結(jié)構(gòu)。SARADC的分辨率一般為8位至16位，具有低功耗、小尺寸等特點(diǎn)。這些特點(diǎn)使該類型ADC具有很寬的應(yīng)用圍，例如便

6、攜/電池供電儀表、筆輸入量化器、工業(yè)控制和數(shù)據(jù)/信號采集等。顧名思義，SARADC實(shí)質(zhì)上是實(shí)現(xiàn)一種二進(jìn)制搜索算法。所以，當(dāng)部電路運(yùn)行在數(shù)兆赫茲（MHz）時(shí)，由于逐次逼近算法的緣故，ADC采樣速率僅是該數(shù)值的幾分之一。1. SARADC的架構(gòu)盡管實(shí)現(xiàn)SARADC的方式千差萬別，但其基本結(jié)構(gòu)非常簡單（見圖1）。模擬輸入電壓（VIN）由采樣/保持電路保持。為實(shí)現(xiàn)二進(jìn)制搜索算法，N位寄存器首先設(shè)置在中間刻度（即：100.00,MSB設(shè)置為1）。這樣，DAC輸出（VDAC）被設(shè)為VREF/2,VREF是提供給ADC的基準(zhǔn)電壓。然后，比較判斷VIN是小于還是大于VDACo如果VIN大于VDAC,則比較器輸

7、出邏輯高電平或1,N位寄存器的MSB保持為1。相反，如果VIN小于VDAC,則比較器輸出邏輯低電平，N位寄存器的MSB清0o隨后，SAR控制邏輯移至下一位，并將該位設(shè)置為高電平，進(jìn)行下一次比較。這個過程一直持續(xù)到LSR上述操作結(jié)束后，也就完成了轉(zhuǎn)換，N位轉(zhuǎn)換結(jié)果儲存在寄存器1-10圖1.簡單的N位SARADC架構(gòu)圖2給出了一個4位轉(zhuǎn)換示例，y軸（和圖中的粗線）表示DAC的輸出電壓。本例中，第一次比較表明VIN<VDACo所以，位3置為0。然后DAC被置為01002,并執(zhí)行第二次比較。由于VIN>VDAC,位2保持為1。DAC置為01102,執(zhí)行第三次比較。根據(jù)比較結(jié)果，位1置0,D

8、AC又設(shè)置為01012,執(zhí)行最后一次比較。最后，由于VIN>VDAC,位0確定為11-2。d£Vref-i11H11MUref； 11A11 11 ii1附REF-niIiiilliIIti!$1/Vref-f:;Vih1HIhIE.BIT3-0J-1'BITI-61BiF0-i!；(LS8):kb圖2.SAR工作原理（以4位ADC為例）注意，對于4位ADC需要四個比較周期。通常，N位SARADC需要N個比較周期，在前一位轉(zhuǎn)換完成之前不得進(jìn)入下一次轉(zhuǎn)換2-1o由此可以看出，該類ADC能夠有效降低功耗和空間，當(dāng)然，也正是由于這個原因，分辨率在14位至16位，速率高于幾Ms

9、ps（每秒百萬次采樣）的逐次逼近ADC極其少見。一些基于SAR結(jié)構(gòu)的微型ADC已經(jīng)推向市場1-3。MAX1115/MAX1116和MAX1117/MAX11188位ADC以及分辨率更高的可互換產(chǎn)品MAX1086和MAX1286（分別為10位和12位），采用微小的SOT23封裝，尺寸只有3mmx3mm。12位MAX11102采用3mmx3mmTDFN封裝或3mmx5mmWAX?封裝2-2。SARADC的另一個顯著的特點(diǎn)是：功耗隨采樣速率而改變。這一點(diǎn)與閃速ADC或流水線ADC不同，后者在不同的采樣速率下具有固定的功耗。這種可變功耗特性對于低功耗應(yīng)用或者不需要連續(xù)采集數(shù)據(jù)的應(yīng)用非常有利（例如，用于

10、PDA數(shù)字轉(zhuǎn)換器）1-4。2. SAR的深入分析SARADC的兩個重要部件是比較器和DAC,稍后我們可以看到，圖1中采樣/保持電路可以嵌入到DAC,不作為一個獨(dú)立的電路。SARADC的速度受限于： DAC的建立時(shí)間，在這段時(shí)間必須穩(wěn)定在整個轉(zhuǎn)換器的分辨率以（如：?LSB） 比較器，必須在規(guī)定的時(shí)間能夠分辨VIN與VDAC的微小差異邏輯開銷2.1 DACDAC的最大建立時(shí)間通常取決于其MSB的建立時(shí)間，原因很簡單，MSB的變化代表了DAC輸出的最大偏移。另外，ADC的線性也受DAC線性指標(biāo)的限制。因此，由于元件固有匹配度的限制，分辨率高于12位的SARADC常常需要調(diào)理或校準(zhǔn)，以改善其線性指標(biāo)。

11、雖然這在某種程度上取決于處理工藝和設(shè)計(jì)，但在實(shí)際的DAC設(shè)計(jì)中，元件的匹配度將線性指標(biāo)限制在12位左右2-3。許多SARADC采用具有固有采樣/保持功能的電容式DAC。電容式DAC根據(jù)電荷再分配的原理產(chǎn)生模擬輸出電壓，由于這種類型的DAC在SARADC中很常用，所以，我們最好討論一下它們的工作原理3-1。電容式DAC包括一個由N個按照二進(jìn)制加權(quán)排列的電容和一個“空LSB'電容組成的陣列。圖3是一個16位電容式DAC與比較器相連接的例。采樣階段，陣列的公共端（所有電容連接的公共點(diǎn)，見圖3）接地，所有自由端連接到輸入信號（模擬輸入或VIN）。采樣后，公共端與地?cái)嚅_，自由端與VIN斷開，在電

12、容陣列上有效地獲得了與輸入電壓成比例的電荷量。然后，將所有電容的自由端接地，驅(qū)動公共端至一個負(fù)壓-VIN2-40圖3.16位電容式DAC示例作為二進(jìn)制搜索算法的第一步,MSB電容的底端與地?cái)嚅_并連接到VREF驅(qū)動公共端電壓向正端移動？VREE因此，VCOMMON=-VIN+?XVREF如果VCOMMON<0（即VIN>?XVREF）比較器輸出為邏輯1。如果VIN<?XVREF比較器輸出為邏輯0o如果比較器輸出為邏輯1,MSB電容的底端保持連接至VREE否則，MSB電容的底端連接至地。接下來，下一個較小電容的底端連接至VREF將新的VCOMMON電壓與地電位進(jìn)行比較。繼續(xù)上述過

13、程，直至所有位的值均確定下來。簡言之，VCOMMON=-VIN+BN-1XVREF/2+BN-2XVREF/4+BN-1XVREF/8+.+B0XVREF/2N-1（B比較器輸出/ADC輸出位廣2。2.1.1 DAC校準(zhǔn)對于一個理想的DAC來講，每個與數(shù)據(jù)位相對應(yīng)的電容應(yīng)該精確到下一個較小電容的兩倍。在高分辨率ADC（如16位）中，這會導(dǎo)致過寬的數(shù)值圍，以致無法用經(jīng)濟(jì)、可行的尺寸實(shí)現(xiàn)。16位的SARADC（如MAX195）實(shí)際由兩列電容組成，利用電容耦合減小LSB陣列的等效容值。MSB陣列中的電容經(jīng)過微調(diào)以降低誤差。LSB電容的微小變化都將對16位轉(zhuǎn)換結(jié)果產(chǎn)生明顯的誤差。不幸的是，僅僅依靠微調(diào)

14、并不能達(dá)到16位的精度，或者補(bǔ)償由于溫度、電源電壓或其它參數(shù)的變化所造成的性能指標(biāo)的改變。考慮到上述原因，MAX195部為每個MSB電容配置了一個校準(zhǔn)DAC,這些DAC通過電容耦合到主DAC輸出，根據(jù)它們的數(shù)字輸入調(diào)節(jié)主DAC的輸出。校準(zhǔn)時(shí)，首先要確定用于補(bǔ)償每個MSB電容誤差的修正代碼，并存儲該代碼。此后，當(dāng)主DAC對應(yīng)的數(shù)據(jù)位為高電平時(shí)就把存儲的代碼提供給適當(dāng)?shù)男?zhǔn)DAC,補(bǔ)償相關(guān)電容的誤差。一般由用戶發(fā)起校準(zhǔn)過程，也可以在上電時(shí)進(jìn)行自動校準(zhǔn)。為降低噪聲效應(yīng)，每個校準(zhǔn)過程都執(zhí)行許多次（MAX195大約持續(xù)14,000個時(shí)鐘周期），結(jié)果取平均值。當(dāng)供電電壓穩(wěn)定后最好進(jìn)行一次校準(zhǔn)。高分辨率AD

15、C應(yīng)該在電源電壓、溫度、基準(zhǔn)電壓或時(shí)鐘等任何一個參數(shù)發(fā)生顯著變化后進(jìn)行再校準(zhǔn)，因?yàn)檫@些參數(shù)對直流偏移有影響。如果只考慮線性指標(biāo)，可以容許這些參數(shù)有較大改變。因?yàn)樾?zhǔn)數(shù)據(jù)是以數(shù)字方式存儲的，無需頻繁轉(zhuǎn)換即可保持足夠的精度3-3o2.2 比較器比較器需要具有足夠的速度和精度，盡管比較器的失調(diào)電壓不影響整體的線性度，它將給系統(tǒng)傳輸特性曲線帶來一個偏差，為減小比較器的失調(diào)電壓引入了失調(diào)消除技術(shù)。然而，還必須考慮噪聲，比較器的等效輸入噪聲通常要設(shè)計(jì)在1LSB以。比較器必須能夠分辨出整個系統(tǒng)精度以的電壓，也就是說比較器需要保證與系統(tǒng)相當(dāng)?shù)木取?. SARADC與其它ADC結(jié)構(gòu)的比較3.1 與流水線ADC

16、相比流水線ADC采用一種并行結(jié)構(gòu)，并行結(jié)構(gòu)中的每一級同時(shí)進(jìn)行一位或幾位的逐次采樣。這種固有的并行結(jié)構(gòu)提高了數(shù)據(jù)的吞吐率，但要以功耗和延遲為代價(jià)。所謂延遲，在此情況下定義為ADC采樣到模擬輸入的時(shí)間與輸出端得到量化數(shù)據(jù)的時(shí)間差。例如，一個5級流水線ADC至少存在5個時(shí)鐘周期的延遲，而SAR只有1個時(shí)鐘周期的延遲。需要注意的是，延遲的定義只是相對于ADC的吞吐率而言，并非指SAR的部時(shí)鐘，該時(shí)鐘是吞吐率的許多倍。流水線ADC需要頻繁地進(jìn)行數(shù)字誤差校準(zhǔn)，以降低對流水線上每一級閃速ADC（即比較器）的精度要求。而SARADC的比較器精度只需與整體系統(tǒng)的精度相當(dāng)即可。流水線ADC一般比同等級別的SAR需

17、要更多的硅片面積。與SAR一樣，精度高于12位的流水線ADC通常需要一些某種形式的微調(diào)或校準(zhǔn)。3.2 與閃速ADC相比閃速ADC由大量的比較器構(gòu)成，每個比較器包括一個寬帶、低增益預(yù)放大器和鎖存器。預(yù)放大器必須僅用于提供增益，不需要高線性度和高精度，這意味著只有比較器的門限值才需具有較高的精度。所以，閃速ADC是目前轉(zhuǎn)換速率最快的一種架構(gòu)。通常需要折衷考慮閃速ADC的速度以及SARDAC的低功耗和小尺寸特性。盡管極高速的8位閃速ADC（以及它們的折疊/插變種）具有高達(dá)1.5Gsps的采樣速率（例如MAX104、MAX106和MAX108）,但很難找到10位的閃速ADC,而12位（及更高位）閃速A

18、DC還沒有商用化的產(chǎn)品。這是由于分辨率每提高1位，閃速ADC中比較器的個數(shù)將成倍增長，同時(shí)還要保證比較器的精度是系統(tǒng)精度的兩倍。而在SARADC中，提高分辨率需要更精確的元件，但復(fù)雜度并非按指數(shù)率增長。當(dāng)然,SARADC的速度是無法與閃速ADC相比較的3-4。3.3 與2-A轉(zhuǎn)換器相比傳統(tǒng)的過采樣/2A轉(zhuǎn)換器被普遍用于帶寬限制在大約22kHz的數(shù)字音頻應(yīng)用。近來，一些寬帶2-A轉(zhuǎn)換器能夠達(dá)到1MHz至2MHz的帶寬，分辨率在12位至16位。這通常由高階2-A調(diào)制器（例如，4階或更高）配合一個多位ADC和多位反饋DAC構(gòu)成。'A轉(zhuǎn)換器具有一個優(yōu)于SARADC的先天優(yōu)勢：即不需要特別的微調(diào)或校準(zhǔn)，即使分辨率達(dá)到16位至18位。由于該類型ADC的采樣速率要比有效帶寬高得多，因此也不需要在模擬輸入端增加快速滾降的抗混疊濾波器。由后端數(shù)字濾波器進(jìn)行處理。2-A轉(zhuǎn)換器的過采樣特性還可用來“平滑