第2章 邏輯門電路教材

1、1/71第第2 2章章 邏輯門電路邏輯門電路2/71目前，廣泛使用的邏輯門有目前，廣泛使用的邏輯門有TTL (Transistor-Transistor Logic)和和CMOS兩個兩個系列。系列。TTL門電路屬雙極型數(shù)字集成電路，其輸門電路屬雙極型數(shù)字集成電路，其輸入級和輸出級都是三極管結(jié)構(gòu)，故稱入級和輸出級都是三極管結(jié)構(gòu)，故稱TTL。CMOS門電路是由門電路是由NMOS管和管和PMOS管組管組成的互補(bǔ)成的互補(bǔ)MOS集成電路，屬單極性數(shù)字集成集成電路，屬單極性數(shù)字集成電路。電路。3/712.1 分立元件門電路分立元件門電路2.1.1 基本邏輯門電路基本邏輯門電路v二極管與門電路二極管與門電路

2、v實現(xiàn)與邏輯功能的電路，稱為與門。實現(xiàn)與邏輯功能的電路，稱為與門。 ABVCCRF12VDADB3.9kA B0 00 11 01 1F0001真值表真值表FAB(b)AB(a)FFAB&(c)4/71v二極管或門二極管或門v實現(xiàn)邏輯或功能的電路，稱為或門。實現(xiàn)邏輯或功能的電路，稱為或門。 AB-VEERF-12VDADB3.9kA B0 00 11 01 1F0111真值表真值表ABF(c)1ABF(a)+ABF(b)5/71v非門非門(反相器反相器) v實現(xiàn)邏輯非門功能的電路，稱作非門實現(xiàn)邏輯非門功能的電路，稱作非門AVIR1R2RCVCCFVOT-VEEA01F10真值表真值表A

3、F1(c)AF(a)AF(b)6/711、與非門電路、與非門電路2.1.2 與非門電路、或非門電路與非門電路、或非門電路R1R2RCVCCFT-VEEABRA B0 00 11 01 1F1110真值表真值表FAB&BAF7/712、或非門電路、或非門電路R1R2RCVCCFT-VEEABRA B0 00 11 01 1F1000真值表真值表FAB+B1AF8/712.2 TTL集成邏輯門電路集成邏輯門電路集成門電路就是把所有的元器件及連接導(dǎo)集成門電路就是把所有的元器件及連接導(dǎo)線制作在同一塊半導(dǎo)體基片上。由于輸入和線制作在同一塊半導(dǎo)體基片上。由于輸入和輸出都采用三極管，所以稱為三極管輸

4、出都采用三極管，所以稱為三極管-三極管三極管集成邏輯門電路，簡稱集成邏輯門電路，簡稱TTL門電路。門電路。特點：特點：體積小體積小重量輕重量輕價格低價格低可靠性高可靠性高9/712.2.1 TTL與非門的工作原理與非門的工作原理10/712.2.2 TTL與非門的電壓傳輸特性與非門的電壓傳輸特性及及 抗干擾能力抗干擾能力1、電壓傳輸特性、電壓傳輸特性電壓傳輸特性是描述輸出電壓電壓傳輸特性是描述輸出電壓vO與與輸入電壓輸入電壓vI之間對應(yīng)關(guān)系的曲線。之間對應(yīng)關(guān)系的曲線。11/71電壓傳輸特性電壓傳輸特性3.632100.511.522.533.5ABCDEVOVI12/712、抗干擾能力、抗干擾

5、能力(輸入噪聲容限輸入噪聲容限)抗干擾能力（輸入噪聲容限）：抗干擾能力（輸入噪聲容限）：不破壞與非不破壞與非門輸出邏輯狀態(tài)所允許的最大干擾電壓。門輸出邏輯狀態(tài)所允許的最大干擾電壓。u關(guān)門電平關(guān)門電平VOFF：輸出為標(biāo)準(zhǔn)高電平輸出為標(biāo)準(zhǔn)高電平VSH時時所允許的最大輸入低電平值。通常所允許的最大輸入低電平值。通常VOFF=0.8V。u開門電平開門電平VON：輸出為標(biāo)準(zhǔn)低電平輸出為標(biāo)準(zhǔn)低電平VSL時所時所允許的最小輸入高電平值。通常允許的最小輸入高電平值。通常VON=1.8V。 輸入低電平的抗干擾能力：輸入低電平的抗干擾能力：VNL=VOFF-VILmax輸入高電平的抗干擾能力：輸入高電平的抗干擾能

6、力： VNH=VIHmin-VON13/712.2.3 TTL與非門的輸入特性、輸出特性與非門的輸入特性、輸出特性和帶負(fù)載能力和帶負(fù)載能力 了解輸入輸出特性，可正確處理了解輸入輸出特性，可正確處理TTL與與非門之間和其它電路之間的連接問題。只非門之間和其它電路之間的連接問題。只要輸入端、輸出端的電路結(jié)構(gòu)形式和參數(shù)要輸入端、輸出端的電路結(jié)構(gòu)形式和參數(shù)與與TTL與非門相同，輸入、輸出特性對其與非門相同，輸入、輸出特性對其它它TTL電路也適用。電路也適用。14/71TTL與非門的輸入特性與非門的輸入特性 T1T2R1R3b1b2c1e1iIvI3k+VCC(a) 測試圖測試圖0.5 11.5 22.

7、53121.40iI (A)vI(V)(b)(b)輸入特性輸入特性-iI (A)15/712、TTL與非門輸入端負(fù)載特性與非門輸入端負(fù)載特性vTTL門輸入端所接電阻的大小會影響輸出狀態(tài)。門輸入端所接電阻的大小會影響輸出狀態(tài)。vvI和和RI之間的關(guān)系曲線叫做之間的關(guān)系曲線叫做輸入端負(fù)載特性輸入端負(fù)載特性。v關(guān)門電阻關(guān)門電阻ROFF：保證保證TTL與非門關(guān)閉，輸出為標(biāo)與非門關(guān)閉，輸出為標(biāo)準(zhǔn)高電平時，所允許的準(zhǔn)高電平時，所允許的RI最大值。一般最大值。一般ROFF=0.8k。v開門電阻開門電阻RON：保證保證TTL與非門導(dǎo)通，輸出為標(biāo)準(zhǔn)與非門導(dǎo)通，輸出為標(biāo)準(zhǔn)低電平時，所允許的低電平時，所允許的RI最

8、小值。一般最小值。一般RON=2k。16/71T1T2R1R3RIvI+VCC(a) 測試圖測試圖012345RI(k )vI(V)1.4(b) 特性曲線特性曲線17/71u與非門多余端的處理：與非門多余端的處理：輸入信號數(shù)目少于輸入信號數(shù)目少于與非門輸入端個數(shù)，出現(xiàn)多余端。與非門輸入端個數(shù)，出現(xiàn)多余端。u與非門輸入端懸空相當(dāng)于接高電平與非門輸入端懸空相當(dāng)于接高電平l實際使用時，不采用懸空的方法，防止實際使用時，不采用懸空的方法，防止干擾信號引入干擾信號引入u多余輸入端多余輸入端l接電源的正端或固定高電平接電源的正端或固定高電平l并聯(lián)使用并聯(lián)使用18/713、TTL與非門的輸出特性與非門的輸出

9、特性 vTTL與非門實際工作時，輸出端總要接負(fù)載，與非門實際工作時，輸出端總要接負(fù)載，產(chǎn)生負(fù)載電流，此電流也在影響輸出電壓產(chǎn)生負(fù)載電流，此電流也在影響輸出電壓的大小。的大小。v輸出電壓與負(fù)載電流之間的關(guān)系曲線，稱輸出電壓與負(fù)載電流之間的關(guān)系曲線，稱為輸出特性。輸出電壓有高電平、低電平為輸出特性。輸出電壓有高電平、低電平兩種狀態(tài)，所以有兩種輸出特性。兩種狀態(tài)，所以有兩種輸出特性。 19/71v與非門輸入全為高電平時，與非門輸入全為高電平時，輸出為低電平。輸出為低電平。vT1管倒置工作，管倒置工作，vT2、T5管飽和導(dǎo)通，管飽和導(dǎo)通，vT3管微導(dǎo)通，管微導(dǎo)通，T4管截止。管截止。v其基極電流很大，

10、是灌電流其基極電流很大，是灌電流負(fù)載。負(fù)載。 輸出為低電平時的輸出特性輸出為低電平時的輸出特性 T5VCCiLIB5VOLRL(a)輸出級等效電路輸出級等效電路20/71IOLmaxVOLmax01020304050iL( mA )vOL(V)1(b) 輸出特性曲線輸出特性曲線221/71輸出為高電平時的輸出特性輸出為高電平時的輸出特性 當(dāng)與非門輸入端其中有當(dāng)與非門輸入端其中有一端為低電平時，輸出為一端為低電平時，輸出為高電平。高電平。T1管處于飽和狀態(tài)，管處于飽和狀態(tài)，T2、T5管截止，管截止，T3、T4管導(dǎo)通。管導(dǎo)通。這時輸出級等效電路如這時輸出級等效電路如圖圖2-11(a)所示，負(fù)載是拉

11、所示，負(fù)載是拉電流負(fù)載。電流負(fù)載。 R2R4R5RLiLvOVCCT3T4(a) 輸出級等效電路輸出級等效電路22/71IOHmaxVOHmin010203040iL(mA )vOH(V)1(b) 輸出特性曲線輸出特性曲線233.6010203040iL(mA )vOH1(b) 輸出特性曲線輸出特性曲線233.623/714、帶負(fù)載能力、帶負(fù)載能力TTL與非門的輸出端接上負(fù)載后，負(fù)載與非門的輸出端接上負(fù)載后，負(fù)載有灌電流負(fù)載和拉電流負(fù)載。有灌電流負(fù)載和拉電流負(fù)載。v灌電流負(fù)載增加會使與非門的輸出低電平灌電流負(fù)載增加會使與非門的輸出低電平上升。上升。v拉電流負(fù)載增加會使與非門的輸出高電平拉電流負(fù)

12、載增加會使與非門的輸出高電平下降；下降；24/71IIHIIHIL+VCC+VCC+VCCR3R4R1R1R5T4T3T1T1(a) 拉電流負(fù)載拉電流負(fù)載IISIISIL+VCC+VCC+VCCR4R1R1T5T4T1T1(b) 灌電流負(fù)載灌電流負(fù)載25/71v電路輸出高、低電平時有輸出電阻，所電路輸出高、低電平時有輸出電阻，所以輸出的高、低電平隨負(fù)載電流改變，以輸出的高、低電平隨負(fù)載電流改變，變化小，說明門的帶負(fù)載能力強(qiáng)。變化小，說明門的帶負(fù)載能力強(qiáng)。v用輸出電平變化不超過某一規(guī)定值（高用輸出電平變化不超過某一規(guī)定值（高電平不低于高電平下限值電平不低于高電平下限值VOHmin，低電，低電平不

13、高于低電平的上限值平不高于低電平的上限值VOLmax）時的）時的最大負(fù)載電流，來定量描述門電路的帶最大負(fù)載電流，來定量描述門電路的帶負(fù)載能力大小。負(fù)載能力大小。26/71v負(fù)載電流大，帶負(fù)載能力強(qiáng)；反之，帶負(fù)載負(fù)載電流大，帶負(fù)載能力強(qiáng)；反之，帶負(fù)載能力弱。能力弱。v一個門的輸出電平有高電平、低電平之分，一個門的輸出電平有高電平、低電平之分，因此，說這個門的帶負(fù)載能力，必須綜合考因此，說這個門的帶負(fù)載能力，必須綜合考慮輸出高電平時的帶負(fù)載能力和輸出低電平慮輸出高電平時的帶負(fù)載能力和輸出低電平時的帶負(fù)載能力。時的帶負(fù)載能力。v扇出系數(shù)：扇出系數(shù)：門電路驅(qū)動同類門的最大數(shù)目。門電路驅(qū)動同類門的最大數(shù)

14、目。27/712.2.4 TTL與非門的動態(tài)特性與非門的動態(tài)特性 平均傳輸延遲時間平均傳輸延遲時間 二極管、三極管存在開關(guān)時間，由二極管和三極二極管、三極管存在開關(guān)時間，由二極管和三極管構(gòu)成的管構(gòu)成的TTL電路的狀態(tài)轉(zhuǎn)換需要一定的時間，即電路的狀態(tài)轉(zhuǎn)換需要一定的時間，即輸出不能立即響應(yīng)輸入信號的變化，而有一定的輸出不能立即響應(yīng)輸入信號的變化，而有一定的延遲。延遲。而電阻、二極管、三極管等元器件寄生電容的存而電阻、二極管、三極管等元器件寄生電容的存在，還會使輸出電壓波形的上升沿和下降沿變得在，還會使輸出電壓波形的上升沿和下降沿變得不那么陡。不那么陡。傳輸延遲時間小，表明門的工作速度可以高，反傳輸

15、延遲時間小，表明門的工作速度可以高，反之，門的工作速度必須降低。之，門的工作速度必須降低。28/71平均傳輸延遲時間平均傳輸延遲時間 2PLHPHLpdttttPHLtPLHvIvOVm1/2 Vm1/2 Vm29/71動態(tài)尖峰電流動態(tài)尖峰電流 靜態(tài)時靜態(tài)時TTL與非門電路的電源電流比較與非門電路的電源電流比較小，在小，在10mA左右。在動態(tài)情況下，由于左右。在動態(tài)情況下，由于T5工作在深飽和狀態(tài)，工作在深飽和狀態(tài)，T4必定在必定在T5截止之截止之前就導(dǎo)通了。這樣就出現(xiàn)了瞬間前就導(dǎo)通了。這樣就出現(xiàn)了瞬間T4和和T5都都導(dǎo)通的狀態(tài)。這一瞬間電源電流比靜態(tài)時導(dǎo)通的狀態(tài)。這一瞬間電源電流比靜態(tài)時的電

16、源電流大，但持續(xù)時間較短，故稱之的電源電流大，但持續(xù)時間較短，故稱之為尖峰電流或浪涌電流。輸出由高電平變?yōu)榧夥咫娏骰蚶擞侩娏鳌］敵鲇筛唠娖阶優(yōu)榈碗娖綍r，也會出現(xiàn)為低電平時，也會出現(xiàn)T4、T5都導(dǎo)通，導(dǎo)都導(dǎo)通，導(dǎo)致致ICC出現(xiàn)尖峰。出現(xiàn)尖峰。30/71電源的尖峰電流在電路內(nèi)部流通時，會在電源線和電源的尖峰電流在電路內(nèi)部流通時，會在電源線和地線上產(chǎn)生電壓降，形成一個干擾源，為此，要采取地線上產(chǎn)生電壓降，形成一個干擾源，為此，要采取合理的接地和去耦措施，使之在允許范圍內(nèi)。合理的接地和去耦措施，使之在允許范圍內(nèi)。 在工作頻率較高時，尖峰電流對電源平均電流影響在工作頻率較高時，尖峰電流對電源平均電流影響

17、不可忽略。它使電源的平均電流增大，這就要求加大不可忽略。它使電源的平均電流增大，這就要求加大電源的容量。電源的容量。vOicctt0031/712.3 其他類型的其他類型的TTL門電路門電路 TTL門電路除了與非門外，還有其它邏門電路除了與非門外，還有其它邏輯功能的門電路，如與門、或門、或非門、輯功能的門電路，如與門、或門、或非門、與或非門、異或門、同或門、集電極開路門與或非門、異或門、同或門、集電極開路門和三態(tài)門等，還有與擴(kuò)展器、或擴(kuò)展器和與和三態(tài)門等，還有與擴(kuò)展器、或擴(kuò)展器和與或擴(kuò)展器等。或擴(kuò)展器等。32/71集電極開路門集電極開路門(OC門門)v線與線與 ：把幾個邏輯門把幾個邏輯門的輸出

18、端直接連在一的輸出端直接連在一起實現(xiàn)邏輯與。起實現(xiàn)邏輯與。 vTTL與非門直接線與與非門直接線與出現(xiàn)的問題：出現(xiàn)的問題：F1=1，F(xiàn)2=0就會在電就會在電源和地之間形成一個低源和地之間形成一個低阻通路，破壞了邏輯關(guān)阻通路，破壞了邏輯關(guān)系，而且還會把截止門系，而且還會把截止門中的導(dǎo)通管中的導(dǎo)通管T4燒壞。燒壞。 33/71電路結(jié)構(gòu)：電路結(jié)構(gòu)：把把TTL與非門電路的推拉輸出與非門電路的推拉輸出級改為三極管集電極開路輸出級改為三極管集電極開路輸出,稱為集電極稱為集電極開路開路(Open Collector)門電路。門電路。RL上上拉拉電電阻阻34/71幾個幾個OC門的輸出端直接并聯(lián)后可共用一個集門的

19、輸出端直接并聯(lián)后可共用一個集電極負(fù)載電阻電極負(fù)載電阻RL和電源和電源VCC。 只要恰當(dāng)?shù)剡x擇電源電壓和負(fù)載電阻，就可以只要恰當(dāng)?shù)剡x擇電源電壓和負(fù)載電阻，就可以保證輸出電平的高、低要求，而又有效地防止輸出管保證輸出電平的高、低要求，而又有效地防止輸出管電流過大。電流過大。ABF(b)邏輯符號邏輯符號AB&ABF(b)邏輯符號邏輯符號AB&F FABT1T2T5R1R2RLR3VC CVOF(a)邏輯圖邏輯圖35/71集電極負(fù)載電阻集電極負(fù)載電阻RL的選擇的選擇v利用利用OC門可以實現(xiàn)線與功能。門可以實現(xiàn)線與功能。v當(dāng)有當(dāng)有m個個OC門直接并聯(lián)，并帶有門直接并聯(lián)，并帶有n個與非個與

20、非門作負(fù)載時，只要公共外接負(fù)載電阻門作負(fù)載時，只要公共外接負(fù)載電阻RL選選擇適當(dāng)，就可以保證輸出高電平不低于規(guī)擇適當(dāng)，就可以保證輸出高電平不低于規(guī)定的定的VOHmin值；又可以保證輸出低電平不高值；又可以保證輸出低電平不高于規(guī)定的于規(guī)定的VOLmax。而且也不會在電源和地。而且也不會在電源和地之間形成低阻通路。之間形成低阻通路。 36/71v若若m個個OC與非門的輸出都為高電平直接并聯(lián)，則與非門的輸出都為高電平直接并聯(lián)，則線與結(jié)果為高電平。線與結(jié)果為高電平。為保證并聯(lián)輸出高電為保證并聯(lián)輸出高電平不低于規(guī)定的平不低于規(guī)定的VOHmin值，則要求值，則要求RL取值不取值不能太大，才能保證能太大，才

21、能保證VCC-IRLRLVOHmin。OC門門個數(shù)個數(shù) TTL與非門輸入與非門輸入端的個數(shù)端的個數(shù) OC門輸出管截門輸出管截止時的漏電流止時的漏電流 負(fù)載門每個輸入端負(fù)載門每個輸入端為高電平時的輸入為高電平時的輸入漏電流漏電流 IRL=mIOH+pIIH VCC-(mIOH+pIIH)RLVOHmin RL最大值最大值RLmax為：為： IHOHOHminCCLmaxpImIVVR VCC-IRLRLVOHmin37/71v當(dāng)當(dāng)OC門線與輸出為低電平時，從最不利情況門線與輸出為低電平時，從最不利情況考慮，設(shè)只有一個考慮，設(shè)只有一個OC門處于導(dǎo)通狀態(tài)，而其門處于導(dǎo)通狀態(tài)，而其它的它的OC門均截止

22、。門均截止。 RL不能太小，應(yīng)保證不能太小，應(yīng)保證在所有的負(fù)載電流全部在所有的負(fù)載電流全部流入唯一導(dǎo)通的流入唯一導(dǎo)通的OC門時，門時，線與輸出低電平仍能低線與輸出低電平仍能低于規(guī)定的于規(guī)定的VOLmax值，即值，即VCC-IRLRLVOLmax。 OC門導(dǎo)通時的門導(dǎo)通時的最大負(fù)載電流最大負(fù)載電流 TTL與非門輸與非門輸入短路電流入短路電流 注：無論一個門有注：無論一個門有幾個輸入端接在幾個輸入端接在VOL上，上，IIS都是同樣大。都是同樣大。 IRL=IOL-nIIS VCC-IRLRLVOLmaxVCC-(IOL-nIIS)RLVOLmaxRL最小值最小值RLmin為：為： ISOLOLma

23、xCCLminnIIVVRRLminRLRLmax 38/71OC門的應(yīng)用：門的應(yīng)用：實現(xiàn)與或非邏輯實現(xiàn)與或非邏輯(線與線與)將幾個將幾個OC門的輸出直接并聯(lián)在一起，然后通門的輸出直接并聯(lián)在一起，然后通過一個公共上拉電阻過一個公共上拉電阻RL接到電源接到電源VCC上。上。111BAF 222BAF nnnBAF ， nnnBABABAFFFF 221121nnBABABA2211實現(xiàn)了與或?qū)崿F(xiàn)了與或非的功能非的功能 39/71實現(xiàn)電平轉(zhuǎn)移實現(xiàn)電平轉(zhuǎn)移 在數(shù)字系統(tǒng)的接口（與外部設(shè)備相聯(lián)系在數(shù)字系統(tǒng)的接口（與外部設(shè)備相聯(lián)系的電路）需要有電平轉(zhuǎn)換的時候，常用的電路）需要有電平轉(zhuǎn)換的時候，常用OC門實

24、現(xiàn)。門實現(xiàn)。， RL(10V)ABVCCF&40/71用作驅(qū)動器用作驅(qū)動器 v用用OC門驅(qū)動指示燈、繼電器和脈沖變壓器門驅(qū)動指示燈、繼電器和脈沖變壓器等。等。v當(dāng)用于驅(qū)動指示燈時，上拉電阻由指示燈當(dāng)用于驅(qū)動指示燈時，上拉電阻由指示燈代替，指示燈的一端于代替，指示燈的一端于OC門的輸出相連，門的輸出相連，另一端接上電源。另一端接上電源。v如果電流過大，可串入一個適當(dāng)?shù)南蘖麟娙绻娏鬟^大，可串入一個適當(dāng)?shù)南蘖麟娮琛Ｗ?。?41/712.3.2 三態(tài)輸出門（三態(tài)輸出門（TSL門）門）三態(tài)邏輯（三態(tài)邏輯（Three State Logic）輸出門，）輸出門，簡稱簡稱TSL門。它是在一般門電路的

25、基礎(chǔ)上增門。它是在一般門電路的基礎(chǔ)上增加控制電路和控制端構(gòu)成的。加控制電路和控制端構(gòu)成的。三態(tài)輸出是指三態(tài)門處于工作狀態(tài)三態(tài)輸出是指三態(tài)門處于工作狀態(tài)高電平高電平低電平低電平非工作狀態(tài)的高阻態(tài)非工作狀態(tài)的高阻態(tài)(禁止態(tài)、開路態(tài)禁止態(tài)、開路態(tài))42/71ABT1T2T3T4T5R1R2R4R3VccVoFR5ENABFENENABFEN&工作原理工作原理43/71三態(tài)門的用途：三態(tài)門的用途：在總線傳輸中的應(yīng)用在總線傳輸中的應(yīng)用v利用三態(tài)門向同一個總線利用三態(tài)門向同一個總線MN上輪流傳輸信號不會互上輪流傳輸信號不會互相干擾。相干擾。 v工作條件是：工作條件是：在任何時間在任何時間里只能有一

26、個三態(tài)門處于里只能有一個三態(tài)門處于工作狀態(tài)，其余的門處于工作狀態(tài)，其余的門處于高阻態(tài)。高阻態(tài)。 A1B1EN1&MN總總線線A2B2EN2AnBnENn44/71實現(xiàn)數(shù)據(jù)雙向傳輸實現(xiàn)數(shù)據(jù)雙向傳輸vEN=0，G1高阻，高阻，N經(jīng)經(jīng)G2向向M送數(shù)據(jù)。送數(shù)據(jù)。 EN=1，G2高阻，高阻，M經(jīng)經(jīng)G1向向N送數(shù)據(jù)。送數(shù)據(jù)。D0D1EN11MN總總線線G1G2ENEN45/712.4 MOS邏輯門邏輯門v單極型單極型MOS(Metal Oxide Semiconductor)集成電路分集成電路分PMOS、NMOS和和CMOS三種。三種。vNMOS電氣性能較好，工藝較簡單，適合制電氣性能較好，工藝較

27、簡單，適合制作高性能的存儲器、微處理器等大規(guī)模集成作高性能的存儲器、微處理器等大規(guī)模集成電路。電路。v而由而由NMOS和和PMOS構(gòu)成的互補(bǔ)型構(gòu)成的互補(bǔ)型CMOS電電路以其性能好、功耗低等顯著特點，得到愈路以其性能好、功耗低等顯著特點，得到愈來愈廣泛的應(yīng)用。來愈廣泛的應(yīng)用。46/71NMOS反相器反相器vT1管為工作管管為工作管(驅(qū)動管、控制管驅(qū)動管、控制管)，T2管為負(fù)管為負(fù)載管，故此電路稱為有源負(fù)載反相器。載管，故此電路稱為有源負(fù)載反相器。VDDT2T1vOvIVILVIHVOHVOLGGDSSD47/71飽和型負(fù)載反相器有兩個缺點：飽和型負(fù)載反相器有兩個缺點：輸出高電平低。由于負(fù)載管輸出

28、高電平低。由于負(fù)載管T2導(dǎo)通時，柵源間至導(dǎo)通時，柵源間至少要保持等于開啟電壓少要保持等于開啟電壓VT2的電壓，所以輸出高電的電壓，所以輸出高電平較電源電壓低一個開啟電壓值。為了保證有足夠平較電源電壓低一個開啟電壓值。為了保證有足夠高的輸出高電平，必須增大電源電壓。高的輸出高電平，必須增大電源電壓。為了保證輸出低電平足夠低，要求為了保證輸出低電平足夠低，要求RDS2相應(yīng)的增相應(yīng)的增大，造成工作管關(guān)閉時，輸出端雜散電容或負(fù)載電大，造成工作管關(guān)閉時，輸出端雜散電容或負(fù)載電容容CO的充電時間較長，使輸出電壓上升沿拖長，的充電時間較長，使輸出電壓上升沿拖長，降低了工作速度。降低了工作速度。對同一個對同一

29、個MOS負(fù)載管，若要提高電路的速度，負(fù)載管，若要提高電路的速度，就必須減小其導(dǎo)通電阻，讓它工作在非飽和區(qū)，即就必須減小其導(dǎo)通電阻，讓它工作在非飽和區(qū)，即工作在可變電阻區(qū)。這樣，可以提高電路的工作速工作在可變電阻區(qū)。這樣，可以提高電路的工作速度，降低電路的功率損耗。度，降低電路的功率損耗。48/71非飽和型有源負(fù)載反非飽和型有源負(fù)載反相器相器v該反相器負(fù)載管的該反相器負(fù)載管的柵極采用獨立電源柵極采用獨立電源VGG，當(dāng)，當(dāng)VGG-VDDVT2時，負(fù)載管時，負(fù)載管T2工作在非飽和工作在非飽和區(qū)。輸出電平可接區(qū)。輸出電平可接近近VDD值，電路的值，電路的工作速度提高，功工作速度提高，功率損耗降低。率損

30、耗降低。v缺點是增加了一個缺點是增加了一個電源。電源。VDDT2T1vOvIVILVIHVOHVOLVGG49/71NMOS與非門與非門v當(dāng)輸入當(dāng)輸入A、B都為高電都為高電平時，串聯(lián)的兩個工平時，串聯(lián)的兩個工作管作管T1、T2都導(dǎo)通，電都導(dǎo)通，電路的輸出即為低電平；路的輸出即為低電平；v當(dāng)輸入當(dāng)輸入A、B中有一個中有一個為低電平時，則串聯(lián)為低電平時，則串聯(lián)的兩個工作管的兩個工作管T1、T2中必有一個截止，則中必有一個截止，則使電路輸出為高電平。使電路輸出為高電平。VDDT3T2FAT1B50/71NMOS或非門或非門VDDT3T1FAT2BBFT1T2T3VDDA51/71NMOS 與或非門與

31、或非門VDDT5T1FAT3CT2BT4D52/71NMOS異或門異或門v當(dāng)當(dāng)A、B都為高電都為高電平或都為低電平平或都為低電平時，時，T1、T2都截都截止，止，F(xiàn)1為高電平，為高電平，F(xiàn)為低電平；為低電平；v當(dāng)當(dāng)A、B中有一個中有一個為高電平而另一為高電平而另一個為低電平時，個為低電平時，T1和和T2中必有一中必有一個管導(dǎo)通，致使個管導(dǎo)通，致使F1為低電平，為低電平，F(xiàn)為為高電平。高電平。VDDT3T1FAT2BT4T5F153/71NMOS三態(tài)門三態(tài)門v當(dāng)當(dāng)E為高電平時，兩為高電平時，兩個或非門個或非門G1、G2輸出輸出均為低電平，致使均為低電平，致使T1、T2管都截止，電路輸管都截止，電

32、路輸出出F呈現(xiàn)高阻狀態(tài)；呈現(xiàn)高阻狀態(tài)；v若若E為低電平時，兩為低電平時，兩個或非門個或非門G1、G2都起都起非門作用，若非門作用，若A為低為低電平時，或非門電平時，或非門G1輸輸出為高電平，使出為高電平，使T1管管導(dǎo)通，同時使導(dǎo)通，同時使G2輸出輸出為低電平，使為低電平，使T2管截管截止，電路輸出為低電止，電路輸出為低電平，平，F(xiàn)=A。VDDT2T1FAE1111G2G154/712.4.2 CMOS門電路門電路主要介紹以下內(nèi)容：主要介紹以下內(nèi)容：CMOS反相器反相器CMOS與非門與非門CMOS或非門或非門CMOS三態(tài)門三態(tài)門CMOS傳輸門傳輸門 55/71CMOS反相器反相器vCMOS反相器

33、是構(gòu)成反相器是構(gòu)成CMOS集成電路的基本單元。集成電路的基本單元。v CMOS 電路的電路的結(jié)構(gòu)特點結(jié)構(gòu)特點是：是：一個一個N溝道管和一個溝道管和一個P溝道溝道管配對使用，即管配對使用，即N、P互補(bǔ)?；パa(bǔ)。v電源電壓條件：電源電壓條件：CMOS反相反相器要求電源電壓大于兩個管器要求電源電壓大于兩個管子開啟電壓的絕對值之和。子開啟電壓的絕對值之和。VDDT2(P)T1(N)vOFvIASSGGDDV V V V56/71特點特點CMOS反相器的靜態(tài)功耗非常小反相器的靜態(tài)功耗非常小(TTL靜態(tài)靜態(tài)功耗單位功耗單位mW)。靜態(tài)：靜態(tài)：總是一管導(dǎo)通和一管截止，漏電流總是一管導(dǎo)通和一管截止，漏電流很小很

34、小(nA)，靜態(tài)功耗非常小，靜態(tài)功耗非常小(W)。動態(tài)：動態(tài)：轉(zhuǎn)換時電流大轉(zhuǎn)換時電流大(若工作頻率高，功耗若工作頻率高，功耗mW左右）左右）57/71CMOS反相器輸出電壓的上升時間和下降反相器輸出電壓的上升時間和下降時間都比較小，電路的工作速度大為提高。時間都比較小，電路的工作速度大為提高。原因：原因：由于由于CMOS反相器的工作管和負(fù)載管反相器的工作管和負(fù)載管不同時導(dǎo)通，因此其輸出電壓不取決于兩不同時導(dǎo)通，因此其輸出電壓不取決于兩管的導(dǎo)通電阻之比。這樣，通?？墒构艿膶?dǎo)通電阻之比。這樣，通?？墒筆MOS負(fù)載管和負(fù)載管和NMOS工作管的導(dǎo)通電阻工作管的導(dǎo)通電阻都較小。所以，都較小。所以，CMO

35、S反相器輸出電壓的反相器輸出電壓的上升時間和下降時間都比較小，電路的工上升時間和下降時間都比較小，電路的工作速度大為提高。作速度大為提高。58/71CMOS與非門與非門v當(dāng)輸入當(dāng)輸入A、B都為高都為高電平時，串聯(lián)的電平時，串聯(lián)的NMOS管管 T1、T2管都管都導(dǎo)通，并聯(lián)的導(dǎo)通，并聯(lián)的PMOS管管T3、T4都截止，因都截止，因此輸出為低電平；此輸出為低電平；v當(dāng)輸入當(dāng)輸入A、B中有一中有一個為低電平時，兩個個為低電平時，兩個串聯(lián)的串聯(lián)的NMOS管中必管中必有一個截止，于是電有一個截止，于是電路輸出為高電平。路輸出為高電平。VDDT4(P)T2(N)FBAT1(N)T3(P)59/71CMOS或非

36、門或非門v當(dāng)輸入當(dāng)輸入A、B至少有一個至少有一個高電平時，并聯(lián)的高電平時，并聯(lián)的NMOS管管T1和和T2中至少有一個導(dǎo)中至少有一個導(dǎo)通，串聯(lián)的通，串聯(lián)的PMOS管管T3、T4至少有一個截止，因此至少有一個截止，因此輸出為低電平；輸出為低電平；v當(dāng)輸入當(dāng)輸入A、B都為低電平都為低電平時，并聯(lián)時，并聯(lián)NMOS管管T1和和T2都截止，串聯(lián)都截止，串聯(lián)PMOS管管T3和和T4都導(dǎo)通，于是電路輸都導(dǎo)通，于是電路輸出為高電平。出為高電平。VDDT2(N)FT1(N)T4(P)BAT3(P)60/71CMOS三態(tài)門三態(tài)門v當(dāng)控制端當(dāng)控制端E為高電平為高電平時 ，時 ， N M O S 管管 T1和和PMOS

37、管管T4均截止，均截止，電路輸出端電路輸出端F呈現(xiàn)高阻呈現(xiàn)高阻態(tài)；態(tài)；v當(dāng)控制端當(dāng)控制端E為低電平為低電平時，時，T1和和T4管同時導(dǎo)管同時導(dǎo)通，通，T2和和T3管構(gòu)成的管構(gòu)成的CMOS 反相器正常工反相器正常工作。作。VDDT2(N)FT1(N)T4(P)ENAT3(P)161/71CMOS傳輸門傳輸門 u它是利用結(jié)構(gòu)上完全對稱的它是利用結(jié)構(gòu)上完全對稱的NMOS管和管和PMOS管，按閉環(huán)互管，按閉環(huán)互補(bǔ)形式連接而成的一種雙向傳輸補(bǔ)形式連接而成的一種雙向傳輸開關(guān)。開關(guān)。u傳輸門的導(dǎo)通電阻很低，約幾百傳輸門的導(dǎo)通電阻很低，約幾百歐姆，相當(dāng)于開關(guān)接通，其截止歐姆，相當(dāng)于開關(guān)接通，其截止電阻很高，可

38、大于電阻很高，可大于109歐姆，相當(dāng)歐姆，相當(dāng)于開關(guān)斷開。接近于理想開關(guān)。于開關(guān)斷開。接近于理想開關(guān)。 u因為因為MOS管的漏極和源極在結(jié)構(gòu)管的漏極和源極在結(jié)構(gòu)上完全對稱，可以互換，所以傳上完全對稱，可以互換，所以傳輸門的輸入端和輸出端也可以互輸門的輸入端和輸出端也可以互換。換。VDDvIvOTPTNCC(a)(a)邏輯電路邏輯電路TGCC(b)(b)邏輯符號邏輯符號vOvI62/71模擬開關(guān)模擬開關(guān)v利用利用CMOS傳輸門傳輸門和非門可構(gòu)成模擬和非門可構(gòu)成模擬開關(guān)。開關(guān)。v當(dāng)當(dāng)C=1時，模擬開時，模擬開關(guān)導(dǎo)通，關(guān)導(dǎo)通，vvO=vI (或或vI=vO)；v當(dāng)當(dāng)C=0時，模擬開時，模擬開關(guān)截止，

39、輸入和輸關(guān)截止，輸入和輸出之間斷開。出之間斷開。 TGvIvOCC163/712.5 數(shù)字集成電路使用中應(yīng)注意的問題數(shù)字集成電路使用中應(yīng)注意的問題2.5.1 TTL使用中應(yīng)注意的問題使用中應(yīng)注意的問題1、電源、電源5V0.5V(5V0.25V)。電源入口加裝濾波電容。電源入口加裝濾波電容。邏輯電路與強(qiáng)電控制電路要分別接地。邏輯電路與強(qiáng)電控制電路要分別接地。為防止電源輸入端的高頻干擾，可加裝高為防止電源輸入端的高頻干擾，可加裝高頻濾波電容。頻濾波電容。64/712、輸入端、輸入端不能直接與高于不能直接與高于+5.5或低于或低于-0.5V的電源相接。的電源相接。多余輸入端不允許懸空。多余輸入端不允許懸空。與門、與非門可以將多余輸入端通過電阻接與門、與非門可以