基本單元電路chap43

1、CMOS組合邏輯門(mén)的設(shè)計(jì). 12.2 2.2 有比邏輯有比邏輯概念概念有比邏輯試圖減少實(shí)現(xiàn)一個(gè)給定邏輯功能所需要的晶體管數(shù)目，但有比邏輯試圖減少實(shí)現(xiàn)一個(gè)給定邏輯功能所需要的晶體管數(shù)目，但它經(jīng)常以它經(jīng)常以降低穩(wěn)定性降低穩(wěn)定性和和付出額外功耗付出額外功耗為代價(jià)為代價(jià)由一個(gè)實(shí)現(xiàn)邏輯功能的由一個(gè)實(shí)現(xiàn)邏輯功能的NMOS下拉網(wǎng)絡(luò)和一個(gè)簡(jiǎn)單的負(fù)載器件組成下拉網(wǎng)絡(luò)和一個(gè)簡(jiǎn)單的負(fù)載器件組成In1In2PDNIn3FVDD負(fù)載負(fù)載In1In2PDNIn3FVDDPMOS負(fù)載負(fù)載A.A.一般情況一般情況 B.B.偽偽NMOSNMOS有比邏輯有比邏輯VDDVSSPDNIn1In2In3FRLLoadVDDVSSIn1

2、In2In3FVDDVSSPDNIn1In2In3FVSSPDNResistiveDepletionLoadPMOSLoad(a) resistive load(b) depletion load NMOS(c) pseudo-NMOSVT M2EnableVDDAdaptive LoadCMOS組合邏輯門(mén)的設(shè)計(jì). 10如何建立一個(gè)更好的負(fù)載器件如何建立一個(gè)更好的負(fù)載器件改善負(fù)載（改善負(fù)載（2 2）：差分串聯(lián)電壓開(kāi)關(guān)邏輯）：差分串聯(lián)電壓開(kāi)關(guān)邏輯(DCVSL)(DCVSL)差分邏輯：每一個(gè)輸入輸出都具有互補(bǔ)的形式差分邏輯：每一個(gè)輸入輸出都具有互補(bǔ)的形式正反饋機(jī)制：在不需要負(fù)載器件時(shí)將其關(guān)斷正反饋

3、機(jī)制：在不需要負(fù)載器件時(shí)將其關(guān)斷In1In2PDN1Out In1 In2PDN2Out10 0onoffoff onon off on off 1CMOS組合邏輯門(mén)的設(shè)計(jì). 11例例6.8 DCVSL6.8 DCVSL瞬態(tài)響應(yīng)瞬態(tài)響應(yīng)下圖是下圖是DCVSL的一個(gè)的一個(gè)AND/NAND門(mén)瞬態(tài)響應(yīng)的例子門(mén)瞬態(tài)響應(yīng)的例子00.20.40.60.81.0-0.50.51.52.5Time nsVoltagevA BA BA,BA,BOut=ABOut=ABBAABM1M2M3M4特點(diǎn)特點(diǎn)靜態(tài)邏輯：靜態(tài)邏輯：互補(bǔ)互補(bǔ)NMOS下拉管，交叉連接下拉管，交叉連接PMOS 上拉管上拉管負(fù)載負(fù)載：僅一個(gè)：僅一個(gè)

4、PMOS 管，具有偽管，具有偽NMOS 優(yōu)點(diǎn)優(yōu)點(diǎn)差分型：差分型：同時(shí)要求正反輸入，面積大，但在要求互補(bǔ)輸同時(shí)要求正反輸入，面積大，但在要求互補(bǔ)輸出或兩個(gè)下拉網(wǎng)絡(luò)能共享時(shí)比較有利出或兩個(gè)下拉網(wǎng)絡(luò)能共享時(shí)比較有利比通常的比通常的CMOS邏輯慢邏輯慢（因（因Latch 反饋?zhàn)饔糜袦蟋F(xiàn)象，反饋?zhàn)饔糜袦蟋F(xiàn)象，但在特定情況下很快，例如存儲(chǔ)器糾錯(cuò)邏輯的但在特定情況下很快，例如存儲(chǔ)器糾錯(cuò)邏輯的XOR 門(mén)）門(mén)）無(wú)靜態(tài)功耗無(wú)靜態(tài)功耗，但有較大的翻轉(zhuǎn)過(guò)渡（，但有較大的翻轉(zhuǎn)過(guò)渡（Cross-over）電流）電流CMOS組合邏輯門(mén)的設(shè)計(jì). 12CMOS組合邏輯門(mén)的設(shè)計(jì). 13OutOutBAABDCVSLDCVSL

5、的例子（共享邏輯）的例子（共享邏輯）BBCMOS組合邏輯門(mén)的設(shè)計(jì). 14設(shè)計(jì)考慮：?jiǎn)味碎T(mén)與差分門(mén)設(shè)計(jì)考慮：?jiǎn)味碎T(mén)與差分門(mén) 差分門(mén)差分門(mén) vs. vs. 單端門(mén)單端門(mén)優(yōu)點(diǎn)：優(yōu)點(diǎn)：使所需要的門(mén)的數(shù)目減少一半使所需要的門(mén)的數(shù)目減少一半避免了由于增加反相器引起的時(shí)差問(wèn)題避免了由于增加反相器引起的時(shí)差問(wèn)題缺點(diǎn)：缺點(diǎn)：使需要布置的導(dǎo)線數(shù)量加倍使需要布置的導(dǎo)線數(shù)量加倍動(dòng)態(tài)功耗較高動(dòng)態(tài)功耗較高CMOS組合邏輯門(mén)的設(shè)計(jì). 152.3 2.3 傳輸管邏輯傳輸管邏輯傳輸管基本概念傳輸管基本概念通過(guò)允許原始輸入驅(qū)動(dòng)?xùn)哦撕驮赐ㄟ^(guò)允許原始輸入驅(qū)動(dòng)?xùn)哦撕驮?漏端來(lái)減少實(shí)現(xiàn)邏輯所需要的晶體漏端來(lái)減少實(shí)現(xiàn)邏輯所需要的晶體管數(shù)目

6、管數(shù)目傳輸管實(shí)現(xiàn)的傳輸管實(shí)現(xiàn)的AND門(mén)門(mén)屬于靜態(tài)門(mén)：屬于靜態(tài)門(mén)： 在所有情況下，電源和地之間都存在一條低阻抗的在所有情況下，電源和地之間都存在一條低阻抗的通路通路 N個(gè)晶體管代替?zhèn)€晶體管代替2N個(gè)個(gè)(減少了器件的數(shù)目減少了器件的數(shù)目) 沒(méi)有靜態(tài)功耗沒(méi)有靜態(tài)功耗 無(wú)比電路無(wú)比電路 雙向雙向 (vs. 單向單向)ABF0A0BFBBBA BA NMOS傳輸門(mén)傳輸高電平特性傳輸門(mén)傳輸高電平特性CLVcVoutVin源端(G)(D)(s)Hints: VD=VG, 器件始終器件始終處于飽和區(qū)處于飽和區(qū), 直到截止直到截止（類(lèi)似于飽和負(fù)載的特性）（類(lèi)似于飽和負(fù)載的特性）Vin=VDD,Vc=VDDN N

7、管導(dǎo)通，對(duì)輸出端的負(fù)載管導(dǎo)通，對(duì)輸出端的負(fù)載電容充電，輸出上升為高電容充電，輸出上升為高電平；電平；V VDSDS=V=Vinin-V-VoutoutV VGSGS=V=VDDDD-V-VoutoutV Vinin-V-Voutout V VDDDD-V-Voutout-V-VT T因此，因此，NMOSNMOS管處于飽和狀管處于飽和狀態(tài)；態(tài)；負(fù)載電容充電電流：負(fù)載電容充電電流：IDN=KN(VDD-VTN-Vout)2CLVcVoutVin負(fù)載電容充電電流：負(fù)載電容充電電流：IDN=KN(VDD-VTN-Vout)2當(dāng)當(dāng)V Voutout = V = VDDDD-V-VTNTN時(shí)，時(shí)，NMOS

8、NMOS管截止；管截止；傳輸高電平存在閾值損失；傳輸高電平存在閾值損失；減小減小N N管的閾值電壓，提高控制信管的閾值電壓，提高控制信號(hào)電壓，可以減少閾值損失；號(hào)電壓，可以減少閾值損失；NMOS傳輸門(mén)傳輸?shù)碗娖教匦詡鬏旈T(mén)傳輸?shù)碗娖教匦訡LVcVoutVin漏端(G)(s)(D)當(dāng)當(dāng)V VininVVDDDD-V-VT T時(shí)：時(shí)：V Vinin-V-VoutoutVVDDDD-V-Voutout-V-VT T, ,滿(mǎn)足滿(mǎn)足V VDSDSVVGSGS-V-VT T，即即V VininVVDDDD-V-VT T時(shí)時(shí)NMOSNMOS管處于管處于飽和飽和狀態(tài)，狀態(tài)，VDS=Vout-Vin=0時(shí)，時(shí)，電

9、流為電流為0，低電平，低電平無(wú)損失的傳送到輸無(wú)損失的傳送到輸出端。出端。當(dāng)當(dāng)V VininVout2=0=1=out2=0=通過(guò)通過(guò)M4M4的柵的柵- -源及柵源及柵- -漏電容耦合使漏電容耦合使Out1Out1作用：作用：Out2Out2不能降至不能降至0V0V；Out1Out1過(guò)多會(huì)導(dǎo)致求過(guò)多會(huì)導(dǎo)致求值錯(cuò)誤；靜態(tài)值錯(cuò)誤；靜態(tài)NANDNAND門(mén)門(mén)有少量靜態(tài)功耗有少量靜態(tài)功耗CMOS組合邏輯門(mén)的設(shè)計(jì). 61回柵耦合的影響回柵耦合的影響電容耦合引起電容耦合引起Out1顯著降低，所以顯著降低，所以O(shè)ut2不能全程下降至不能全程下降至0VVoltageTime, nsCLKInOut1Out2CMO

10、S組合邏輯門(mén)的設(shè)計(jì). 62時(shí)鐘饋通時(shí)鐘饋通它是由在預(yù)充電器件的時(shí)鐘輸入和動(dòng)態(tài)輸出節(jié)點(diǎn)之間的電容耦合引起它是由在預(yù)充電器件的時(shí)鐘輸入和動(dòng)態(tài)輸出節(jié)點(diǎn)之間的電容耦合引起的效應(yīng)的效應(yīng)Out和和CLK輸入之間的耦合電容由預(yù)充電器件的柵輸入之間的耦合電容由預(yù)充電器件的柵-漏電容組成漏電容組成快速上升和下降的時(shí)鐘邊沿會(huì)耦合到信號(hào)節(jié)點(diǎn)快速上升和下降的時(shí)鐘邊沿會(huì)耦合到信號(hào)節(jié)點(diǎn)Out上上CLCLKCLKBAOutMpMeVDDCMOS組合邏輯門(mén)的設(shè)計(jì). 63時(shí)鐘饋通時(shí)鐘饋通對(duì)串?dāng)_的影響非常敏感，因?yàn)閷?duì)串?dāng)_的影響非常敏感，因?yàn)檩敵龉?jié)點(diǎn)的較高阻抗和輸出節(jié)點(diǎn)的較高阻抗和電容耦合電容耦合CL1CLKCLKB=0A=0Ou

11、t1MpMeOut2CL2In動(dòng)態(tài)動(dòng)態(tài)NAND靜態(tài)靜態(tài)NAND=1=0M1M2M6M4M5VDDVDD過(guò)程：過(guò)程：CLK上升沿通上升沿通過(guò)過(guò)Mp的柵的柵-漏電容耦漏電容耦合使合使Out1所上升所上升（Vdd)作用：作用：Mp的漏的漏-襯底結(jié)正偏襯底結(jié)正偏=襯底電流襯底電流；誘發(fā)；誘發(fā)CMOSCMOS閂鎖閂鎖時(shí)鐘饋通時(shí)鐘饋通時(shí)鐘的上升沿和下降沿均會(huì)引發(fā)時(shí)鐘饋通效應(yīng)時(shí)鐘的上升沿和下降沿均會(huì)引發(fā)時(shí)鐘饋通效應(yīng)3.4 3.4 串聯(lián)動(dòng)態(tài)門(mén)串聯(lián)動(dòng)態(tài)門(mén)012101 M221M2 22DDDDTnTnCLKoutVoutVoutoutVoutoutVoutoutV預(yù)充電：，求值：在 之前的延時(shí)期內(nèi)，導(dǎo)通；直至截

12、止停止 ，但此時(shí)已損失了且無(wú)法恢復(fù)動(dòng)態(tài)CMOS門(mén)的輸入若出現(xiàn)若出現(xiàn)10的翻轉(zhuǎn)的翻轉(zhuǎn)，就會(huì)導(dǎo)致預(yù)充電電荷的損失要避免這種損失，應(yīng)使動(dòng)態(tài)CMOS門(mén)在求值時(shí)只出現(xiàn)01的翻轉(zhuǎn)，方法是在預(yù)充電期間置所有的方法是在預(yù)充電期間置所有的輸入為輸入為0在動(dòng)態(tài)在動(dòng)態(tài)CMOS單元之間加單元之間加1個(gè)反相器（多米諾單元）個(gè)反相器（多米諾單元）VtCLKInOut1Out2 VVTnCLKCLKOut1InMpMeMpMeCLKCLKOut2VDDVDD直接串聯(lián)動(dòng)態(tài)門(mén)直接串聯(lián)動(dòng)態(tài)門(mén)形成多級(jí)邏輯結(jié)構(gòu)的方法并不可行形成多級(jí)邏輯結(jié)構(gòu)的方法并不可行電荷損失導(dǎo)致噪聲容限降低并可能引起功能出錯(cuò)電荷損失導(dǎo)致噪聲容限降低并可能引起功能

13、出錯(cuò)01 1 1010CMOS組合邏輯門(mén)的設(shè)計(jì). 66基本概念基本概念一個(gè)一個(gè)n型動(dòng)態(tài)邏輯塊后面接一個(gè)靜態(tài)反相器構(gòu)成型動(dòng)態(tài)邏輯塊后面接一個(gè)靜態(tài)反相器構(gòu)成多米諾邏輯多米諾邏輯In1In2PDNIn3MeMpCLKCLKOut1In4PDNIn5MeMpCLKCLKOut2Mkp1 11 00 00 1VDDVDDCMOS組合邏輯門(mén)的設(shè)計(jì). 67多米諾邏輯的名字來(lái)歷多米諾邏輯的名字來(lái)歷有如一條崩塌的多米諾骨牌線有如一條崩塌的多米諾骨牌線!多米諾多米諾CMOS的特點(diǎn)的特點(diǎn)只能實(shí)現(xiàn)非反相邏輯只能實(shí)現(xiàn)非反相邏輯可以達(dá)到非常高的速度：只存在上升沿的延時(shí)，而可以達(dá)到非常高的速度：只存在上升沿的延時(shí)，而tpH

14、L等于等于0In1CLKMpVDD10Out101In2CLKMpVDD10Out20110In3InnCLKMpVDD10Outn01圖圖6.65 6.65 取消求值晶體管時(shí)預(yù)充電的傳播效應(yīng)。該電路也存在靜態(tài)功耗取消求值晶體管時(shí)預(yù)充電的傳播效應(yīng)。該電路也存在靜態(tài)功耗較好的做法是總是采用求值器件較好的做法是總是采用求值器件CMOS組合邏輯門(mén)的設(shè)計(jì). 68解決多米諾邏輯非反相的問(wèn)題解決多米諾邏輯非反相的問(wèn)題采用差分邏輯差分采用差分邏輯差分(雙軌雙軌)多米諾邏輯門(mén)多米諾邏輯門(mén)在原理上類(lèi)似于在原理上類(lèi)似于DCVSL結(jié)構(gòu)，但它采用一個(gè)預(yù)充電負(fù)載而不是結(jié)構(gòu)，但它采用一個(gè)預(yù)充電負(fù)載而不是一個(gè)靜態(tài)交叉耦合的

15、一個(gè)靜態(tài)交叉耦合的PMOS負(fù)載負(fù)載ABMeMpClkClkMf1ClkOut = ABMf2Mp1 01 0onoffOut = ABABVDDVDD說(shuō)明：晶體管說(shuō)明：晶體管Mf1和和Mf2的作用是在時(shí)鐘較長(zhǎng)時(shí)間處于高電平時(shí)仍保持該電的作用是在時(shí)鐘較長(zhǎng)時(shí)間處于高電平時(shí)仍保持該電路為靜態(tài)路為靜態(tài)(泄漏器泄漏器)；該電路不是有比電路；該電路不是有比電路CMOS組合邏輯門(mén)的設(shè)計(jì). 69多米諾邏輯門(mén)的優(yōu)化多米諾邏輯門(mén)的優(yōu)化ACLKMpVDDCLKBCLKCDCLKMeO1=AB(C+D) =AO2O2=B(C+D)=BO3O3= (C+D)為了在求值期間加速電路，采用一個(gè)較小的為了在求值期間加速電路，

16、采用一個(gè)較小的NMOS器件和一個(gè)較大的器件和一個(gè)較大的PMOS器件來(lái)實(shí)現(xiàn)靜態(tài)反相器器件來(lái)實(shí)現(xiàn)靜態(tài)反相器一種減少面積的優(yōu)化方法是多輸出多米諾邏輯一種減少面積的優(yōu)化方法是多輸出多米諾邏輯某些輸出是其他輸出的子集某些輸出是其他輸出的子集CMOS組合邏輯門(mén)的設(shè)計(jì). 70CLKCLKABCMpCLKCLKDEFMpCLKCLKGHMpMeMeMeO組合多米諾組合多米諾較大的上下堆疊的動(dòng)態(tài)結(jié)構(gòu)由扇出較小的并行結(jié)構(gòu)及復(fù)合較大的上下堆疊的動(dòng)態(tài)結(jié)構(gòu)由扇出較小的并行結(jié)構(gòu)及復(fù)合CMOS門(mén)所代替門(mén)所代替一個(gè)重要的考慮是與回柵耦合相關(guān)的問(wèn)題一個(gè)重要的考慮是與回柵耦合相關(guān)的問(wèn)題CMOS組合邏輯門(mén)的設(shè)計(jì). 71np-CMO

17、Snp-CMOS1 11 00 00 1In1In2PDNIn3MeMpCLKCLKOut1In4PUNIn5MeMpOut2(to PDN)to otherN-blocksto otherP-blocksCLKCLK它使用兩種類(lèi)型它使用兩種類(lèi)型(n型樹(shù)和型樹(shù)和p型樹(shù)型樹(shù))的動(dòng)態(tài)邏輯，因而避免了在關(guān)鍵路徑的動(dòng)態(tài)邏輯，因而避免了在關(guān)鍵路徑中由多米諾邏輯引入的額外靜態(tài)反相器中由多米諾邏輯引入的額外靜態(tài)反相器利用了利用了n型樹(shù)和型樹(shù)和p型樹(shù)邏輯門(mén)之間的對(duì)偶性來(lái)消除串級(jí)問(wèn)題型樹(shù)邏輯門(mén)之間的對(duì)偶性來(lái)消除串級(jí)問(wèn)題缺點(diǎn)：缺點(diǎn)：P型樹(shù)模塊比型樹(shù)模塊比n型樹(shù)模塊慢；門(mén)之間也存在與動(dòng)態(tài)節(jié)點(diǎn)的連線型樹(shù)模塊慢；門(mén)之間

18、也存在與動(dòng)態(tài)節(jié)點(diǎn)的連線CMOS組合邏輯門(mén)的設(shè)計(jì). 724 4 設(shè)計(jì)綜述設(shè)計(jì)綜述6.4.1 6.4.1 如何選擇邏輯類(lèi)型如何選擇邏輯類(lèi)型是否易于設(shè)計(jì)，穩(wěn)定性是否易于設(shè)計(jì)，穩(wěn)定性(抗噪聲能力抗噪聲能力)，面積，速度或功耗，面積，速度或功耗當(dāng)前的趨勢(shì)是互補(bǔ)靜態(tài)當(dāng)前的趨勢(shì)是互補(bǔ)靜態(tài)CMOS的運(yùn)用增多。這一傾向是由于在邏輯的運(yùn)用增多。這一傾向是由于在邏輯設(shè)計(jì)層次上越來(lái)越多地運(yùn)用了設(shè)計(jì)自動(dòng)化工具，而且這些工具非常設(shè)計(jì)層次上越來(lái)越多地運(yùn)用了設(shè)計(jì)自動(dòng)化工具，而且這些工具非常重視提高穩(wěn)定性，更適合于按比例降低電壓重視提高穩(wěn)定性，更適合于按比例降低電壓邏輯類(lèi)型邏輯類(lèi)型晶體管數(shù)目晶體管數(shù)目易于實(shí)現(xiàn)？易于實(shí)現(xiàn)？有比？有比？延時(shí)延時(shí)功耗功耗Comp Static81N31CPL*12 + 22N43domino6 + 24N22 + clkDCVSL*103Y144-input NAND* 雙軌雙軌本章小結(jié)本章小結(jié)傳輸管邏輯把一個(gè)邏輯門(mén)實(shí)現(xiàn)為一個(gè)簡(jiǎn)單的傳輸管邏輯把一個(gè)邏輯門(mén)實(shí)現(xiàn)為一個(gè)簡(jiǎn)單的開(kāi)關(guān)網(wǎng)絡(luò)，這使某些邏輯功能的實(shí)現(xiàn)非常簡(jiǎn)開(kāi)關(guān)網(wǎng)絡(luò)，這使某些邏輯功能的實(shí)現(xiàn)非常簡(jiǎn)單，但上拉