計算機組成與系統(tǒng)結(jié)構(gòu)試題整理

1、一、 選擇題（50分，每題2分，正確答案可能不只一個，可單選或復(fù)選）1. （CPU周期、機器周期）是內(nèi)存讀取一條指令字的最短時間。2. （多線程、多核）技術(shù)體現(xiàn)了計算機并行處理中的空間并行。3. （馮諾伊曼、存儲程序）體系結(jié)構(gòu)的計算機把程序及其操作數(shù)據(jù)一同存儲在存儲器里。4. （計算機體系結(jié)構(gòu)）是機器語言程序員所看到的傳統(tǒng)機器級所具有的屬性，其實質(zhì)是確定計算機系統(tǒng)中軟硬件的界面。5. （控制器）的基本任務(wù)是按照程序所排的指令序列，從存儲器取出指令操作碼到控制器中，對指令操作碼譯碼分析，執(zhí)行指令操作。6. （流水線）技術(shù)體現(xiàn)了計算機并行處理中的時間并行。7. （數(shù)據(jù)流）是執(zhí)行周期中從內(nèi)存流向運算

2、器的信息流。8. （指令周期）是取出并執(zhí)行一條指令的時間。9. 1958年開始出現(xiàn)的第二代計算機，使用（晶體管）作為電子器件。10. 1960年代中期開始出現(xiàn)的第三代計算機，使用（小規(guī)模集成電路、中規(guī)模集成電路）作為電子器件。11. 1970年代開始出現(xiàn)的第四代計算機，使用（大規(guī)模集成電路、超大規(guī)模集成電路）作為電子器件。12. Cache存儲器在產(chǎn)生替換時，可以采用以下替換算法：（LFU算法、LRU算法、隨機替換）。13. Cache的功能由（硬件）實現(xiàn)，因而對程序員是透明的。14. Cache是介于CPU和（主存、內(nèi)存）之間的小容量存儲器，能高速地向CPU提供指令和數(shù)據(jù)，從而加快程序的執(zhí)行

3、速度。15. Cache由高速的（SRAM）組成。16. CPU的基本功能包括（程序控制、操作控制、時間控制、數(shù)據(jù)加工）。17. CPU的控制方式通常分為：（同步控制方式、異步控制方式、聯(lián)合控制方式）反映了時序信號的定時方式。18. CPU的聯(lián)合控制方式的設(shè)計思想是：（在功能部件內(nèi)部采用同步控制方式、在功能部件之間采用異步控制方式、在硬件實現(xiàn)允許的情況下，盡可能多地采用異步控制方式）。19. CPU的同步控制方式有時又稱為（固定時序控制方式、無應(yīng)答控制方式）。20. CPU的異步控制方式有時又稱為（可變時序控制方式、應(yīng)答控制方式）。21. EPROM是指（光擦可編程只讀存儲器）。22. MOS

4、半導(dǎo)體存儲器中，（DRAM）可大幅度提高集成度，但由于（刷新）操作，外圍電路復(fù)雜，速度慢。23. MOS半導(dǎo)體存儲器中，（SRAM）的外圍電路簡單，速度（快），但其使用的器件多，集成度不高。24. RISC的幾個要素是（一個有限的簡單的指令集、CPU配備大量的通用寄存器、強調(diào)對指令流水線的優(yōu)化）。25. 奔騰CPU采用2條指令流水線，能在1個時鐘周期內(nèi)發(fā)射2條簡單的整數(shù)指令，也可發(fā)射（1）條浮點指令。26. 奔騰CPU的大多數(shù)簡單指令用硬布線控制實現(xiàn)，在1個時鐘周期內(nèi)執(zhí)行完畢。而對于用微程序?qū)崿F(xiàn)的指令，也在（2、3）個時鐘周期內(nèi)執(zhí)行完畢。27. 奔騰CPU的外部中斷是由CPU的外部硬件信號引發(fā)

5、的，包括（可屏蔽中斷、非屏蔽中斷）。28. 奔騰CPU的異常中斷是由指令執(zhí)行引發(fā)的，包括（執(zhí)行異常、執(zhí)行軟件中斷指令）。29. 奔騰CPU是Intel公司生產(chǎn)的一種（超標(biāo)量）流水處理器。30. 程序控制類指令的功能是（改變程序執(zhí)行的順序）。31. 從CPU來看，增加Cache的目的，就是在性能上使（主存、內(nèi)存）的平均讀出時間盡可能接近Cache的讀出時間。32. 從執(zhí)行程序的角度看，最低等級的并行是（指令內(nèi)部）并行。33. 從執(zhí)行程序的角度看，最高等級的并行是（作業(yè)級、程序級）并行。34. 存儲器堆棧是由程序員設(shè)置出來作為堆棧使用的一部分（主存儲器）。35. 當(dāng)CPU和主存進行信息交換，即CP

6、U（向主存存入數(shù)據(jù)、從主存讀出數(shù)據(jù)、從主存讀出指令）時，都要使用地址寄存器和數(shù)據(jù)寄存器。36. 當(dāng)代總線分為（數(shù)據(jù)傳送總線、仲裁總線、中斷和同步總線、公用線）。37. 當(dāng)代總線是一些標(biāo)準(zhǔn)總線，追求與（技術(shù)、結(jié)構(gòu)、CPU、廠家）無關(guān)的開發(fā)標(biāo)準(zhǔn)。38. 當(dāng)執(zhí)行指令時，CPU能自動（遞增）程序計數(shù)器的內(nèi)容，使其始終保持將要執(zhí)行的下一條指令的主存地址，為取下一條指令做好準(zhǔn)備。39. 到目前為止，使用最為廣泛的計算機形態(tài)是：（嵌入式計算機）。40. 堆棧是一種特殊的數(shù)據(jù)尋址方式，基于（FILO、LIFO）原理。41. 堆棧尋址方式中，設(shè)A為累加器，SP為堆棧指示器，MSP為SP指示的棧頂單元。如果進棧操

7、作的動作順序是(A)MSP，(SP)-1SP，那么出棧操作的動作順序應(yīng)為（(SP)+1SP，(MSP)A）。42. 馮諾伊曼體系結(jié)構(gòu)的計算機具有共同的基本配置，即具有幾大部件：運算器、控制器、（I/O設(shè)備、存儲器）。43. 馮諾依曼計算機體系結(jié)構(gòu)的主要特點是（使用二進制數(shù)、存儲程序）。44. 馮諾依曼型計算機的設(shè)計思想是（存儲程序并按地址順序執(zhí)行）。45. 廣義地講，并行性中的并發(fā)性是指兩個以上事件在（同一時間間隔內(nèi)）發(fā)生。46. 廣義地講，并行性中的同時性是指兩個以上事件在（同一時刻）發(fā)生。47. 計算機的專用和通用是根據(jù)計算機的（效率、速度、價格、運行的經(jīng)濟性和適應(yīng)性）來劃分的。48. 寄

8、存器堆棧是（CPU）中設(shè)置的一組專門用于堆棧的寄存器。49. 具有相同（計算機體系結(jié)構(gòu)）的計算機，可以采用不同的（計算機組成）。50. 開發(fā)RISC系統(tǒng)的目標(biāo)是：（使處理器的結(jié)構(gòu)更簡單，更合理、提高處理器的性能、提高處理器的執(zhí)行效率、降低處理器的開發(fā)成本）。51. 流水CPU通常由（指令部件、指令隊列、執(zhí)行部件）等幾個部分組成，這幾個功能部件可以組成一個多級流水線。52. 奇偶校驗無法檢測（偶數(shù)個、偶數(shù)個）錯誤，更無法識別錯誤信息的（位置、內(nèi)容）。53. 取出和執(zhí)行任何一條指令所需的最短時間為（2）個CPU周期。54. 世界上第一臺通用電子數(shù)字計算機ENIAC使用（電子管）作為電子器件。55.

9、 適配器的作用是保證（I/O設(shè)備）用計算機系統(tǒng)特性所要求的形式發(fā)送或接收信息。56. 雙端口存儲器是一種高速工作的存儲器，指同一個存儲器具有兩組相互獨立的（讀寫）控制線路，可以對存儲器中（任何）位置上的數(shù)據(jù)進行獨立的存取操作。57. 通用計算機可分為（超級計算機、大型機、服務(wù)器、工作站）、微型機和單片機。58. 微程序控制器的基本思想是：將微操作控制信號按一定規(guī)則進行編碼，形成（微指令），存放到一個只讀存儲器里。當(dāng)機器運行時，一條又一條地讀出它們，從而產(chǎn)生全機所需要的各種操作控制信號，使相應(yīng)部件執(zhí)行所規(guī)定的操作。59. 為了解決多個主設(shè)備同時（競爭）總線（控制）權(quán)的問題，必須具有總線仲裁部件，

10、以某種方式選擇其中一個主設(shè)備作為總線的下一次主方。60. 為了提高浮點數(shù)的表示精度，當(dāng)尾數(shù)不為（0）時，通過修改階碼并移動小數(shù)點，使尾數(shù)域的最高有效位為（1），這稱為浮點數(shù)的規(guī)格化表示。61. 為了執(zhí)行任何給定的指令，必須對指令操作碼進行測試，以便識別所要求的操作，CPU中的（指令譯碼器）就是完成這項工作的。62. 相對于硬布線控制器，微程序控制器的優(yōu)點在于（結(jié)構(gòu)比較規(guī)整、復(fù)雜性和非標(biāo)準(zhǔn)化程度較低、增加或修改指令較為容易）。63. 相聯(lián)存儲器是以（關(guān)鍵字、內(nèi)容）來訪問存儲器的。64. 虛擬存儲器可看作是一個容量非常大的（邏輯）存儲器，有了它，用戶無需考慮所編程序在（主存）中是否放得下或放在什么

11、位置等問題。65. 虛擬地址空間的大小實際上受到（輔助存儲器）容量的限制。66. 虛擬地址由（編譯程序）生成。67. 一個計算機系統(tǒng)可以在不同的并行等級上采用流水線技術(shù)。按照流水的級別，流水線可分類為（算術(shù)流水線、指令流水線、處理機流水線、宏流水線）。68. 一條機器指令是由若干條（微指令）組成的序列來實現(xiàn)的，而機器指令的總和便可實現(xiàn)整個指令系統(tǒng)。69. 一條機器指令是由若干條微指令組成的序列（通常叫做（微程序）來實現(xiàn)的，而機器指令的總和便可實現(xiàn)整個指令系統(tǒng)。70. 一條指令中的操作數(shù)地址，可以有（0、1、2、3）個。71. 一種（計算機組成）可以采用多種不同的（計算機實現(xiàn)）。72. 以下4種

12、類型指令中，執(zhí)行時間最長的是（SS型指令）。73. 以下4種類型指令中，執(zhí)行時間最短的是（RR型指令）。74. 以下關(guān)于流水線技術(shù)的描述中，正確的是（就一條指令而言，其執(zhí)行速度沒有加快、就程序執(zhí)行過程的整體而言，程序執(zhí)行速度大大加快、適合于大量的重復(fù)性的處理）。75. 以下句子中，正確的是（CPU中的微程序是可重寫的、可以通過修改成品CPU來改變CPU的譯碼方式）。76. 以下句子中，正確的是（各條指令的取指階段所用的CPU周期是完全相同的、由于各條指令的功能不同，指令的執(zhí)行階段所用的CPU周期是各不相同的）。77. 以下句子中，正確的是（一條指令的取出階段需要1個CPU周期時間、一條指令的執(zhí)

13、行階段需要至少1個CPU周期時間）。78. 以下指令存在哪些類型的數(shù)據(jù)相關(guān)？（RAW相關(guān)、WAW相關(guān)）LAD R6, B；M(B)àR6，M(B)是存儲器單元MUL R6, R7；(R6)×(R7)àR679. 以下指令存在哪些類型的數(shù)據(jù)相關(guān)？（WAR相關(guān)）STA M(x)，R3 ；(R3)->M(x)，M(x)是存儲器單元ADD R3，R4，R5 ；(R4)+(R5)->R380. 以下指令存在哪些類型的數(shù)據(jù)相關(guān)？（WAW相關(guān)）MUL R3，R1，R2 ；(R1)×(R2)->R3 ADD R3，R4，R5 ；(R4)+(R5)-&g

14、t;R3 81. 硬布線控制器的特點是（設(shè)計非常復(fù)雜，且代價很大、調(diào)試非常復(fù)雜，且代價很大、速度較快，主要取決于邏輯電路的延遲）。82. 運算型指令的尋址與轉(zhuǎn)移型指令的尋址，其不同點在于（前者取操作數(shù)，后者決定程序轉(zhuǎn)移地址）。83. 在（定點）運算中，為了判斷溢出是否發(fā)生，可采用雙符號位檢測法。不論溢出與否,其（最高）符號位始終指示正確的符號。84. 在CPU中，操作控制器的功能就是根據(jù)指令操作碼和時序信號，產(chǎn)生各種操作控制信號，以便正確地建立數(shù)據(jù)通路，從而完成（取指令、執(zhí)行指令、分析指令、取操作數(shù)）的控制。85. 在CPU中，程序計數(shù)器用來保存（下一條指令的地址）。86. 在CPU中，跟蹤指

15、令后繼地址的寄存器是（程序計數(shù)器）。87. 在CPU中，控制器通常由（程序計數(shù)器、指令寄存器、指令譯碼器、時序發(fā)生器）和操作控制器組成。 88. 在CPU中，數(shù)據(jù)寄存器用來暫時存放（由主存讀出的一條指令、由主存讀出的一個數(shù)據(jù)字、向主存存入的一條指令、向主存存入的一個數(shù)據(jù)字）。89. 在CPU中，運算器的主要功能是進行（算術(shù)運算、邏輯測試、邏輯運算）。90. 在CPU中，運算器通常由（算術(shù)邏輯單元、累加寄存器、數(shù)據(jù)寄存器、狀態(tài)條件寄存器）組成。91. 在CPU中，指令寄存器用來保存（當(dāng)前指令）。92. 在CPU中，狀態(tài)條件寄存器（PSW）用來保存（標(biāo)志位、條件碼、中斷信息、狀態(tài)信息）。93. 在

16、IEEE 754標(biāo)準(zhǔn)中，對于一個規(guī)格化的32位浮點數(shù)，其尾數(shù)域所表示的值是（1.M），這是因為規(guī)格化的浮點數(shù)的尾數(shù)域最左（最高有效位）總是（1），故這一位經(jīng)常不予存儲，而認(rèn)為隱藏在小數(shù)點的左邊，這可以使尾數(shù)表示范圍多一位，達（24）位。94. 在操作控制器中，(微程序控制器)是采用存儲邏輯來實現(xiàn)的。95. 在定點二進制運算器中，減法運算一般通過（補碼運算的二進制加法器）來實現(xiàn)。96. 在對RISC機器基本概念的描述中，正確的是（RISC機器一定是流水CPU）。97. 在對流水CPU基本概念的描述中，正確的是（流水CPU是一種非常經(jīng)濟而實用的時間并行技術(shù)）。98. 在計算機的流水處理過程中，要使

17、流水線具有良好的性能，必須使流水線暢通流動，不發(fā)生斷流。但由于流水過程中會出現(xiàn)（資源相關(guān)、數(shù)據(jù)相關(guān)、控制相關(guān)）等相關(guān)沖突，實現(xiàn)流水線的不斷流是困難的。99. 在計算機系統(tǒng)的層次結(jié)構(gòu)中，（高級語言級、匯編語言級）采用符號語言。100. 在計算機系統(tǒng)的層次結(jié)構(gòu)中，（微程序設(shè)計級、操作系統(tǒng)級、機器語言級）采用二進制數(shù)語言。101. 在計算機系統(tǒng)的層次結(jié)構(gòu)中，屬于軟件級的是（高級語言級、匯編語言級）。102. 在計算機系統(tǒng)的層次結(jié)構(gòu)中，屬于軟硬件混合級的是（操作系統(tǒng)級）。103. 在計算機系統(tǒng)的層次結(jié)構(gòu)中，屬于硬件級的是（微程序設(shè)計級、機器語言級）。104. 在計算機系統(tǒng)中，CPU管理外圍設(shè)備的方式，

18、除了程序查詢之外，還包括（程序中斷、DMA、通道、PPU）。105. 在計算機中,（CPU對主存的讀取、CPU對主存的寫入、輸入設(shè)備與主存的數(shù)據(jù)交換、輸出設(shè)備與主存的數(shù)據(jù)交換）一般都采用異步控制方式，以保證執(zhí)行時的高速度。106. 在流水CPU中，為了解決執(zhí)行段的速度匹配問題，一般采用的方法包括：（將執(zhí)行部件分為定點執(zhí)行部件和浮點執(zhí)行部件兩個可并行執(zhí)行的部分，分別處理定點運算指令和浮點運算指令、在浮點執(zhí)行部件中，包括浮點加法部件和浮點乘/除部件，它們可以同時執(zhí)行不同的指令、浮點運算部件以流水線方式工作）。107. 在流水CPU中，指令部件本身又構(gòu)成一個流水線，即指令流水線，由（取指令、指令譯碼

19、、計算操作數(shù)地址、取操作數(shù)）等幾個過程段組成。108. 在流水過程中存在的相關(guān)沖突中，（控制相關(guān)）是由轉(zhuǎn)移指令引起的。109. 在流水過程中存在的相關(guān)沖突中，（數(shù)據(jù)相關(guān)）是由于指令之間存在數(shù)據(jù)依賴性而引起的。110. 在流水過程中存在的相關(guān)沖突中，（資源相關(guān)）是指多條指令進入流水線后在同一機器周期內(nèi)爭用同一個功能部件所發(fā)生的沖突。111. 在流水計算機中采用多體交叉存儲器，其目的是（解決存儲器的速度匹配問題、使存儲器的存取時間能與流水線中其他過程段的速度相匹配）。112. 在奇偶校驗中，只有當(dāng)數(shù)據(jù)中包含有（偶數(shù)、奇數(shù)）個1時, 偶校驗位C=（0、1）。113. 在一個計算機系統(tǒng)中，宏流水線是指

20、程序步驟的并行，是（處理機）級流水線。114. 在一個計算機系統(tǒng)中，算術(shù)流水線是指運算操作步驟的并行，是（部件）級流水線。115. 在一個計算機系統(tǒng)中，指令流水線是指指令步驟的并行，是（處理器）級流水線。116. 在主存與Cache間建立地址映射，有幾種不同的地址映射方式，它們是（全相聯(lián)映射方式、直接映射方式、組相聯(lián)映射方式）。117. 在總線仲裁方式中，（集中式）仲裁需要（中央仲裁器）。118. 指令的順序?qū)ぶ贩绞?，是指下一條指令的地址由（程序計數(shù)器）給出。119. 指令的跳躍尋址方式，是指下一條指令的地址由本條指令直接給出，因此，（程序計數(shù)器）的內(nèi)容必須相應(yīng)改變，以便及時跟蹤新的指令地址。

21、120. 指令格式就是（指令字）用二進制代碼表示的結(jié)構(gòu)形式。121. 指令格式中的（操作碼）字段，用來表征指令的操作特性與功能。122. 指令格式中的地址碼字段，通常用來指定參與操作的（操作數(shù)）或其地址。123. 指令流是取指周期中從內(nèi)存流向（控制器）的信息流。124. 中央處理器包括（運算器、控制器、Cache）。125. 狀態(tài)條件寄存器（PSW）通常保存（運算結(jié)果進/借位標(biāo)志、運算結(jié)果溢出標(biāo)志、運算結(jié)果為零標(biāo)志、運算結(jié)果符號標(biāo)志）和運算結(jié)果為負(fù)標(biāo)志。126. 總線的特性包括（物理特性、功能特性、電氣特性、時間特性）。二、 簡答題（20分，每題4分）1. Cache存儲器中為什么會產(chǎn)生替換？

22、請列舉3種常用的替換算法?！窘狻緾ache工作原理要求它盡量保存最新數(shù)據(jù)，當(dāng)一個新的主存塊需要拷貝到Cache，而允許存放此塊的行位置都被其他主存塊占滿時，就要產(chǎn)生替換。常用替換算法包括：最不經(jīng)常使用(LFU)算法、近期最少使用(LRU)算法、隨機替換。2. 多處理機系統(tǒng)與機群系統(tǒng)有什么差別？【解】多處理機系統(tǒng)由若干臺獨立的計算機組成，每臺計算機能夠獨立執(zhí)行自己的程序，彼此之間通過互連網(wǎng)絡(luò)連接，實現(xiàn)程序之間的數(shù)據(jù)交換和同步。機群系統(tǒng)是一組完整的計算機互連，它們作為一個統(tǒng)一的計算資源一起工作，并能產(chǎn)生一臺機器的印象。3. 多機系統(tǒng)中的緊耦合系統(tǒng)與松耦合系統(tǒng)有什么差別？【解】緊耦合系統(tǒng)又稱直接耦合

23、系統(tǒng)，指計算機間物理連接的頻帶較高，一般是通過總線或高速開關(guān)實現(xiàn)計算機間的互連，可以共享主存。松耦合系統(tǒng)又稱間接耦合系統(tǒng)，一般是通過通道或通信線路實現(xiàn)計算機間的互連，可以共享外存設(shè)備。4. 多模塊交叉存儲器是如何加速CPU和存儲器之間的有效傳輸?shù)?？【解】CPU同時訪問多個模塊，由存儲器控制部件控制它們分時使用數(shù)據(jù)總線進行信息傳遞。對每一個存儲模塊來說，從CPU給出訪存命令直到讀出信息仍然使用了一個存取周期時間，而對CPU來說，它可以在一個存取周期內(nèi)連續(xù)訪問多個模塊。各模塊的讀寫過程將重疊進行，所以多模塊交叉存儲器是一種并行存儲器結(jié)構(gòu)。5. 何謂動態(tài)執(zhí)行技術(shù)？【解】所謂動態(tài)執(zhí)行技術(shù)，就是通過預(yù)測

24、程序流來調(diào)整指令的執(zhí)行，并分析程序的數(shù)據(jù)流來選擇指令執(zhí)行的最佳順序6. 請比較虛擬存儲器和Cache這兩種存儲系統(tǒng)的相似之處和主要區(qū)別?！窘狻肯嗨浦帲喊殉绦蛑凶罱Ｓ玫牟糠竹v留在高速的存儲器中；一旦這部分變得不常用了，把它們送回到低速的存儲器中；這種換入換出是由硬件或操作系統(tǒng)完成的，對用戶是透明的；力圖使存儲系統(tǒng)的性能接近高速存儲器，價格接近低速存儲器。主要區(qū)別：在虛擬存儲器中未命中的性能損失要遠大于Cache系統(tǒng)中未命中的損失。7. 請簡述Cache的基本工作過程?！窘狻慨?dāng)CPU讀取主存中一個字時，便發(fā)出此字的內(nèi)存地址到Cache和主存。此時Cache控制邏輯依據(jù)地址判斷此字當(dāng)前是否在 C

25、ache中：若是，此字立即傳送給CPU；若非，則用主存讀周期把此字從主存讀出送到CPU，與此同時，把含有這個字的整個數(shù)據(jù)塊從主存讀出送到Cache中。8. 請簡述存儲器擴展的3種方法?！窘狻看鎯ζ餍酒娜萘渴怯邢薜?，需要在字向和位向兩方面進行擴充才能滿足實際存儲器的容量要求。通常采用位擴展法、字?jǐn)U展法、字位同時擴展法。位擴展法：只加大字長，而存儲器的字?jǐn)?shù)與存儲器芯片字?jǐn)?shù)一致，對片子沒有選片要求。字?jǐn)U展法：僅在字向擴充，而位數(shù)不變，由片選信號來區(qū)分各片地址。字位同時擴展法：在字向和位向同時進行擴展。9. 請簡述CPU對存儲器進行讀/寫操作的過程?！窘狻渴紫扔傻刂房偩€給出地址信號，然后要發(fā)出讀操作

26、或?qū)懖僮鞯目刂菩盘?，最后在?shù)據(jù)總線上進行信息交流。10. 請簡述單機系統(tǒng)中單總線、雙總線和三總線結(jié)構(gòu)彼此之間有什么不同？【解】單總線結(jié)構(gòu)：使用一條單一的系統(tǒng)總線來連接CPU、主存和I/O設(shè)備?？偩€只能分時工作，使信息傳送的吞吐量受到限制。雙總線結(jié)構(gòu)：在CPU和主存之間專門設(shè)置了一組高速的存儲總線，使CPU可通過專用總線與存儲器交換信息，并減輕了系統(tǒng)總線的負(fù)擔(dān)。主存仍可通過系統(tǒng)總線與外設(shè)之間實現(xiàn)DMA操作，而不必經(jīng)過CPU三總線結(jié)構(gòu)：在雙總線系統(tǒng)的基礎(chǔ)上增加I/O總線，其中，系統(tǒng)總線是CPU、主存和通道（IOP）之間進行數(shù)據(jù)傳送的公共通路，而I/O總線是多個外部設(shè)備與通道之間進行數(shù)據(jù)傳送的公共通

27、路。通道實際上是一臺具有特殊功能的處理器，它分擔(dān)了一部分CPU的功能，以實現(xiàn)對外設(shè)的統(tǒng)一管理及外設(shè)與主存之間的數(shù)據(jù)傳送。11. 請簡述計算機并行處理技術(shù)中的時間并行和空間并行?！窘狻繒r間并行：讓多個處理過程在時間上相互錯開，輪流重疊地使用同一套硬件設(shè)備的各個部分，以加快硬件周轉(zhuǎn)而贏得速度。時間并行性概念的實現(xiàn)方式就是采用流水處理部件，是一種非常經(jīng)濟而實用的并行技術(shù)，能保證計算機系統(tǒng)具有較高的性能價格比。空間并行：以“數(shù)量取勝”為原則來大幅度提高計算機的處理速度。空間并行技術(shù)主要體現(xiàn)在多處理器系統(tǒng)和多計算機系統(tǒng)。12. 請簡述現(xiàn)代計算機系統(tǒng)中的多級存儲器體系結(jié)構(gòu)?！窘狻繛榱私鉀Q對存儲器要求容量大

28、、速度快、成本低三者之間的矛盾，目前在計算機系統(tǒng)中，通常采用多級存儲器體系結(jié)構(gòu)，即使用高速緩沖存儲器、主存儲器和外存儲器。13. 請簡述計算機的流水處理過程。【解】為了實現(xiàn)流水，首先把輸入的任務(wù)(或過程)分割為一系列子任務(wù)，并使各子任務(wù)能在流水線的各個階段并發(fā)地執(zhí)行。當(dāng)任務(wù)連續(xù)不斷地輸入流水線時，在流水線的輸出端便連續(xù)不斷地吐出執(zhí)行結(jié)果，從而實現(xiàn)了子任務(wù)級的并行性。14. 請簡述運算器的單總線、雙總線和三總線結(jié)構(gòu)形式彼此之間有什么不同？【解】單總線結(jié)構(gòu)：所有部件都接到同一總線上。在同一時間內(nèi),只能有一個操作數(shù)放在單總線上。把兩個操作數(shù)輸入到ALU,需要分兩次來做,而且還需要兩個緩沖寄存器。雙總

29、線結(jié)構(gòu)：兩個操作數(shù)同時加到ALU進行運算,只需要一次操作控制就可以得到運算結(jié)果。但是因為兩條總線都被輸入數(shù)占據(jù)，因而ALU的輸出不能直接加到總線上去，而必須在ALU輸出端設(shè)置緩沖寄存器。三總線結(jié)構(gòu)：ALU的兩個輸入端分別由兩條總線供給,而ALU的輸出則與第三條總線相連。這樣,算術(shù)邏輯操作就可以在一步的控制之內(nèi)完成。15. 如何區(qū)分選擇型DMA控制器和多路型DMA控制器？【解】選擇型DMA控制器在物理上可以連接多個設(shè)備，而在邏輯上只允許連接一個設(shè)備，在某一段時間內(nèi)只能為一個設(shè)備服務(wù)。多路型DMA控制器不僅在物理上可以連接多個外圍設(shè)備，而且在邏輯上也允許這些外圍設(shè)備同時工作。16. 如何區(qū)分選擇通

30、道、數(shù)組多路通道和字節(jié)多路通道？【解】選擇通道：在物理上它可以連接多個設(shè)備，但是這些設(shè)備不能同時工作，在某一段時間內(nèi)通道只能選擇一個設(shè)備進行工作。數(shù)組多路通道：當(dāng)某設(shè)備進行數(shù)據(jù)傳送時，通道只為該設(shè)備服務(wù)；當(dāng)設(shè)備在執(zhí)行尋址等控制性動作時，通道暫時斷開與這個設(shè)備的連接，掛起該設(shè)備的通道程序，去為其他設(shè)備服務(wù)，即執(zhí)行其他設(shè)備的通道程序。字節(jié)多路通道：字節(jié)多路通道主要用于連接大量的低速設(shè)備，這些設(shè)備的數(shù)據(jù)傳輸率很低，因此通道在傳送兩個字節(jié)之間有很多空閑時間，字節(jié)多路通道正是利用這個空閑時間為其他設(shè)備服務(wù)。17. 什么是頁式虛擬存儲器中的快表？【解】為了避免頁表已保存或已調(diào)入主存儲器時對主存訪問次數(shù)的增

31、多，把頁表的最活躍部分存放在高速存儲器中組成快表，以減少時間開銷?？毂碛捎布M成，它比頁表小得多。18. 什么是虛擬存儲器中的段頁式管理？【解】采用分段和分頁結(jié)合的方法。程序按模塊分段，段內(nèi)再分頁，進入主存仍以頁為基本信息傳送單位，用段表和頁表進行兩級定位管理。19. 什么是EDRAM芯片？它有何好處？【解】EDRAM芯片又稱增強型DRAM芯片，它是在DRAM 芯片上集成了一個SRAM實現(xiàn)的小容量高速緩沖存儲器（Cache），從而使DRAM芯片的性能得到顯著改進。20. 為了使CPU不至因為等待存儲器讀寫操作的完成而無事可做，可以采取哪些加速CPU和存儲器之間有效傳輸?shù)奶厥獯胧?？【解】主存儲?/p>

32、采用更高速的技術(shù)來縮短存儲器的讀出時間，或加長存儲器的字長；采用并行操作的雙端口存儲器；在CPU和主存儲器之間插入一個高速緩沖存儲器（Cache），以縮短讀出時間；在每個存儲器周期中存取幾個字。21. 虛擬存儲器中的頁面替換策略和Cache中的行替換策略有什么顯著不同？【解】缺頁至少要涉及一次磁盤存取，以讀取所缺的頁面，系統(tǒng)損失比Cache未命中大得多；頁面替換是由操作系統(tǒng)軟件實現(xiàn)的；頁面替換的選擇余地很大，屬于一個進程的頁面都可替換。22. 在主存與Cache間為什么要建立地址映射？請簡述3種不同的地址映射方式。【解】與主存容量相比，Cache的容量很小，它保存的內(nèi)容只是主存內(nèi)容的一個子集。

33、為了把主存塊放到Cache中，必須應(yīng)用某種方法把主存地址定位到Cache中，稱作地址映射。地址映射方式有全相聯(lián)方式、直接方式和組相聯(lián)方式三種：全相聯(lián)映射方式：將主存的一個塊直接拷貝到Cache中的任意一行上。直接映射方式：一個主存塊只能拷貝到Cache的一個特定行位置上去。組相聯(lián)映射方式：將Cache分成u組，每組v行，主存塊存放到哪個組是固定的，至于存到該組哪一行則是靈活的。三、 應(yīng)用題1. CPU執(zhí)行一段程序時，Cache完成存取的次數(shù)為2000次，主存完成存取的次數(shù)為180次，已知Cache存儲周期為40ns，主存存儲周期為250ns，求Cache的命中率、Cache/主存系統(tǒng)的效率和平

34、均訪問時間。（10分）【解】Nc = 2000，Nm = 180tc = 40 ns，tm = 250 ns命中率h = Nc/(Nc+Nm) = 2000/(2000+180) = 0.917 = 91.7%平均訪問時間ta = h*tc+(1-h)tm = 0.917*40+(1-0.917)*250 = 57.43 ns效率e = tc/ta = 40/57.43 = 0.6965 = 69.65%2. 將十進制數(shù)-0.421875轉(zhuǎn)換成IEEE-754標(biāo)準(zhǔn)的32位浮點規(guī)格化數(shù)，要求給出具體過程。 （10分）【解】首先分別將十進制數(shù)轉(zhuǎn)換成二進制數(shù)：(-0.421875)10=-0.011

35、011然后移動小數(shù)點，使其在第1，2位之間-0.011011=-1.1011×2-2e=-2于是得到：S=1，E=-2+127=125，M=1011最后得到32位浮點數(shù)的二進制存儲格式為：1 011 1110 1 101 1000 0000 0000 0000 0000 = (BED80000)16 3. 假設(shè)主存只有a,b,c三個頁框，組成a進c出的FIFO隊列，進程訪問頁面的序列是0，2，5，4，5，2，5，2，3，5，2，4號。用列表法求采用FIFO+LRU替換策略時的命中率。（10分）【解】求解表格如下所示頁面訪問序列025434命中率a0254346/12=50%b0245

36、2352c0244435命中命中命中命中命中命中4. 利用串行方式傳送字符，每秒鐘傳送的比特（bit）位數(shù)常稱為波特率。假設(shè)數(shù)據(jù)傳送速率是是180個字符/秒，每一個字符格式規(guī)定包含11個數(shù)據(jù)位（1個起始位、1個停止位、1個校驗位、8個數(shù)據(jù)位），問傳送的波特率是多少？每個比特位占用的時間是多少？（10分）【解】波特率為：11位×180/秒 = 1980波特每個比特位占用的時間Td是波特率的倒數(shù)：Td = 1/1980 = 0.505×10-3s = 0.505ms5. 某總線在一個總線周期中并行傳送32位數(shù)據(jù)，假設(shè)一個總線周期等于一個總線時鐘周期，總線時鐘頻率為50MHz，總

37、線帶寬是多少? (2)如果一個總線周期中并行傳送64位數(shù)據(jù)，總線時鐘頻率升為100MHz，總線帶寬是多少? （10分）【解】設(shè)總線帶寬用Dr表示，總線時鐘周期用T=1/f表示，一個總線周期傳送的數(shù)據(jù)量用D表示，根據(jù)定義可得：(1)32位=4Byte，總線帶寬Dr = D/T = D × 1/T = D×f = 4B×50×106/s = 200MB/s(2)64位=8Byte，總線帶寬Dr = D×f = 8B×100×106/s = 800MB/s 6. 某16位機器所使用的指令格式和尋址方式如下所示。指令匯編格式中的S（

38、源）、D（目標(biāo)）都是通用寄存器，M是主存中的一個單元。MOV是傳送指令，LDA為讀數(shù)指令，STA為寫數(shù)指令。15 109 87 43 0OP目標(biāo)源MOV D, S15 109 87 43 0OP目標(biāo)STA M, S20位地址15 109 87 43 0OP基址源變址LDA M, S位移量要求： 分析三種指令的指令格式特點。 CPU完成哪一種操作所花時間最短？哪一種操作所花時間最長？第2種指令的執(zhí)行時間有時會等于第3種指令的執(zhí)行時間嗎？為什么？（10分）【解】 第1種指令是單字長二地址指令，RR型；第2種指令是雙字長二地址指令，RS型；7. 若浮點數(shù)的IEEE-754標(biāo)準(zhǔn)存儲格式為(41D4C0

39、00)16，求該浮點數(shù)的十進制值，要求給出具體過程。（10分）【解】將16進制數(shù)展開后，可得二進制數(shù)格式為 (41D4C000)16 = 0 100 0001 1 101 0100 1100 0000 0000 0000 S=0，E=1000 0011=131，M=101010011指數(shù)e=E-127=131-127=(4)10包括隱藏位1的尾數(shù)1.M=1.101010011于是有=(-1)s×1.M×2e=(1.101010011)×24=11010.10011=(26.59375)10 8. 設(shè)有一個具有20位地址和64位字長的存儲器，問：（1）該存儲器能存儲

40、多少個字節(jié)的信息？（2）如果存儲器由256K x 8位SRAM芯片組成，需要多少片？（3）需要多少位地址作芯片選擇？為什么？（10分）【解】（1）220 * 64 / 8 B = 1M * 8 B = 8 MB（2）8MB / (256K * 8 / 8 B) = 8MB / 256KB = 32片（3）每8片芯片組成一組256K * 64位的存儲器，每片芯片有18位地址（對應(yīng)于256K個存儲單元）低18位地址直接接芯片的18位地址端，高2位地址通過2：4譯碼器作芯片選擇。9. 已知2010×0.11010011，2100×(-0.10101101)，請按浮點運算方法完成運

41、算，要求給出具體過程。假設(shè)階碼3位，尾數(shù)8位，階碼和尾數(shù)均采用雙符號位補碼表示，舍入處理采用0舍1入法。（10分）【解】浮00 010, 00.11010011浮00 100, 11.01010011（1） EEx- Ey = -2，應(yīng)使M右移2位，E加2,浮00 100, 00.00110100(11)（2）0 0. 0 0 1 1 0 1 0 0 (1 1)1 1. 0 1 0 1 0 0 1 11 1. 1 0 0 0 0 1 1 1 (1 1)+00 100, 11.10000111(11)（3） 左規(guī)+00 011, 11.00001111(10)（4） 舍入采用0舍1入法處理，則有1 1. 0 0 0 0 1 1 1 1 11 1. 0 0 0 1 0 0 0 0+00 011, 11.00010000（5） 階碼符號位為00，不溢出 (00 011, 11.00010000)補(00 011, 11.11110000)原2011×(-0.11110000)1