數(shù)電4章組合邏輯電路

1、4.1 4.1 概述概述4.2 4.2 組合邏輯電路的分析和設(shè)計(jì)方法組合邏輯電路的分析和設(shè)計(jì)方法4.3 4.3 組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)組合邏輯電路中的競(jìng)爭(zhēng)與冒險(xiǎn)4.4 4.4 若干常用的組合邏輯電路若干常用的組合邏輯電路加法器、數(shù)值比較器、編碼器、譯碼器加法器、數(shù)值比較器、編碼器、譯碼器 數(shù)據(jù)分配器和數(shù)據(jù)選擇器數(shù)據(jù)分配器和數(shù)據(jù)選擇器1. 掌握組合邏輯電路的基本分析方法掌握組合邏輯電路的基本分析方法2. 掌握組合邏輯電路的基本設(shè)計(jì)方法掌握組合邏輯電路的基本設(shè)計(jì)方法3. 掌握幾種常用的中小規(guī)模集成塊的應(yīng)用掌握幾種常用的中小規(guī)模集成塊的應(yīng)用4. 知道組合邏輯電路中存在的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及簡(jiǎn)單的消除辦

2、法知道組合邏輯電路中存在的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象及簡(jiǎn)單的消除辦法基本要求基本要求重點(diǎn)和難點(diǎn)重點(diǎn)和難點(diǎn)組合邏輯電路的分析與設(shè)計(jì)中組合邏輯電路的分析與設(shè)計(jì)中利用數(shù)據(jù)選擇器和譯碼器進(jìn)行邏輯設(shè)計(jì)的方法利用數(shù)據(jù)選擇器和譯碼器進(jìn)行邏輯設(shè)計(jì)的方法 加法器、編碼器、譯碼器等中規(guī)模集成電路的邏輯功能和加法器、編碼器、譯碼器等中規(guī)模集成電路的邏輯功能和使用方法使用方法中小規(guī)模集成塊其輸入輸出（各引腳）之間的邏輯個(gè)關(guān)中小規(guī)模集成塊其輸入輸出（各引腳）之間的邏輯個(gè)關(guān)系，集中反映在功能表上，避開其內(nèi)部復(fù)雜的邏輯結(jié)構(gòu)系，集中反映在功能表上，避開其內(nèi)部復(fù)雜的邏輯結(jié)構(gòu)通過反映外部特性（輸入輸出關(guān)系）的功能表，掌握集通過反映外部特性（輸

3、入輸出關(guān)系）的功能表，掌握集成塊的應(yīng)用是每一個(gè)電子技術(shù)人員必須要跨越的一個(gè)坎成塊的應(yīng)用是每一個(gè)電子技術(shù)人員必須要跨越的一個(gè)坎組合電路組合電路時(shí)序電路時(shí)序電路功能：功能：輸出輸出只取決于只取決于 當(dāng)前的輸入當(dāng)前的輸入 邏輯電路邏輯電路組成：組成：門電路，不存在門電路，不存在記憶元件記憶元件功能：功能：輸出取決于輸出取決于當(dāng)前的輸入當(dāng)前的輸入 原來的狀態(tài)原來的狀態(tài)組成：組成：組合電路組合電路記憶元件記憶元件4.1 4.1 概述概述組合電路組合電路輸入：輸入：邏輯關(guān)系：邏輯關(guān)系：Fi = fi (X1、X2、Xn n) i = (1) i = (1、2 2、m)m)特點(diǎn)：特點(diǎn)：電路由電路由邏輯門邏輯

4、門構(gòu)成構(gòu)成不含記憶元件不含記憶元件輸出輸出無反饋無反饋到輸入的回路到輸入的回路輸出與電路輸出與電路原來狀態(tài)無關(guān)原來狀態(tài)無關(guān)輸出：輸出：X1、X2、XnF1、F2、Fm組合電路范疇：組合電路范疇：時(shí)序電路范疇：時(shí)序電路范疇：功能特點(diǎn)：功能特點(diǎn)：無記憶元件，輸出無記憶元件，輸出只只取決于取決于當(dāng)前的輸入，與電路過去當(dāng)前的輸入，與電路過去的狀態(tài)無關(guān)。的狀態(tài)無關(guān)。 組成特點(diǎn)：組成特點(diǎn)：能用基本門構(gòu)成電路能用基本門構(gòu)成電路（任何組合電路都可以用三種基（任何組合電路都可以用三種基本門實(shí)現(xiàn)）本門實(shí)現(xiàn)）結(jié)構(gòu)特點(diǎn)：結(jié)構(gòu)特點(diǎn)：電路的輸入與輸出電路的輸入與輸出之間無反饋之間無反饋加法器、譯碼器、編碼器、數(shù)據(jù)選擇加法

5、器、譯碼器、編碼器、數(shù)據(jù)選擇器、數(shù)據(jù)分配器、只讀存儲(chǔ)器等器、數(shù)據(jù)分配器、只讀存儲(chǔ)器等計(jì)數(shù)器、寄存器、動(dòng)態(tài)存儲(chǔ)器等，計(jì)數(shù)器、寄存器、動(dòng)態(tài)存儲(chǔ)器等，組合電路是時(shí)序電路的一部分組合電路是時(shí)序電路的一部分組合電路的特點(diǎn)組合電路的特點(diǎn)任務(wù)任務(wù)分析：分析：設(shè)計(jì)：設(shè)計(jì)： 給定給定 邏輯圖邏輯圖 得到得到邏輯功能邏輯功能分析分析 給定給定邏輯功能邏輯功能 畫出畫出 邏輯圖邏輯圖設(shè)計(jì)設(shè)計(jì)組合電路討論的問題組合電路討論的問題分析目的：了解邏輯電路的邏輯功能，找出電路輸入與輸出之分析目的：了解邏輯電路的邏輯功能，找出電路輸入與輸出之間的關(guān)系的間的關(guān)系的用基本邏輯門設(shè)計(jì)出能完成實(shí)際問題或命題的要求的電路用基本邏輯門設(shè)

6、計(jì)出能完成實(shí)際問題或命題的要求的電路一、組合邏輯電路的分析一、組合邏輯電路的分析 任務(wù)：分析已知邏輯電路功能任務(wù)：分析已知邏輯電路功能寫寫輸輸出出函函數(shù)數(shù)式式簡(jiǎn)簡(jiǎn)化化函函數(shù)數(shù)式式真真值值表表描描述述電電路路功功能能已已知知組組合合電電路路公式法公式法圖形法圖形法分析步驟分析步驟4.2、組合電路的分析和設(shè)計(jì)方法、組合電路的分析和設(shè)計(jì)方法ABCY&例例1、 組合邏輯電路的分析方法組合邏輯電路的分析方法邏輯圖邏輯圖邏輯表邏輯表達(dá)式達(dá)式 1 1 最簡(jiǎn)與或最簡(jiǎn)與或表達(dá)式表達(dá)式化簡(jiǎn) 2 ABY 1BCY 2CAY 31Y2Y3YY 2 CABCABY從輸入到輸出逐級(jí)寫出ACBCABYYYY 321A B

7、CY0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111最簡(jiǎn)與或最簡(jiǎn)與或表達(dá)式表達(dá)式 3 真值表真值表CABCABY 3 4 電路的邏電路的邏輯功能輯功能當(dāng)輸入A、B、C中有2個(gè)或3個(gè)為1時(shí)，輸出Y為1，否則輸出Y為0。 4 結(jié)論：電路為結(jié)論：電路為少數(shù)服少數(shù)服從多數(shù)從多數(shù)電路，電路， 稱表決電路。稱表決電路。Y = Y2 Y3= A AB B AB.A B.A B.A. .A BBY1.AB&YY3Y2.反演律反演律反演律反演律ABY001 100111001=A B例例3、半加器、半加器&ABSC1BA ABA BBA 12345BA BBAAB

8、A 逐級(jí)寫邏輯式：逐級(jí)寫邏輯式：對(duì)邏輯式進(jìn)行化簡(jiǎn)：對(duì)邏輯式進(jìn)行化簡(jiǎn)：BBAABAS BBAABA ）（）（BAC BABA BA BBAABA （德（德 摩根定理）摩根定理）（德（德 摩根定理）摩根定理）BBAABABABAS BAC 輸入輸入 輸出輸出A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1邏輯式：邏輯式：列真值表：列真值表：由真值表寫邏輯式：寫由真值表寫邏輯式：寫函數(shù)值為函數(shù)值為1的與或式。的與或式。規(guī)定：規(guī)定：變量變量取值取值 1 原原變量變量取值取值 0 反反變量變量BABAS BA 輸入輸入 輸出輸出A B S C 0 0 0 0 1 1 0 1

9、 真值表：真值表： 0 1 1 0 1 0 1 0BAC 半加器：半加器：兩個(gè)一位二進(jìn)制數(shù)相加，只求本位和兩個(gè)一位二進(jìn)制數(shù)相加，只求本位和 ，不考慮低位的進(jìn)位信號(hào)。不考慮低位的進(jìn)位信號(hào)。變量只取變量只取0和和1;逢二進(jìn)位。逢二進(jìn)位。二進(jìn)制加法：二進(jìn)制加法： 1+ 10本位本位加數(shù)加數(shù) S:本位和本位和1C :進(jìn)位進(jìn)位半加器：半加器： 輸入輸入 輸出輸出A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1真值表：真值表：BAS 本位和：本位和：BAC 進(jìn)位：進(jìn)位：半加器：半加器：半加器：半加器：邏輯圖邏輯圖半加器半加器ABCS半加器：半加器：邏輯符號(hào)邏輯符號(hào)BAC BA

10、S =1&ABSC 二、組二、組 合合 電電 路路 的的 設(shè)設(shè) 計(jì)計(jì) 任務(wù)：根據(jù)要求設(shè)計(jì)出實(shí)際邏輯電路任務(wù)：根據(jù)要求設(shè)計(jì)出實(shí)際邏輯電路設(shè)計(jì)步驟設(shè)計(jì)步驟列列真真值值表表簡(jiǎn)簡(jiǎn)化化函函數(shù)數(shù)式式畫畫邏邏輯輯圖圖設(shè)設(shè)計(jì)計(jì)要要求求公式法公式法圖形法圖形法表達(dá)式變換表達(dá)式變換根據(jù)設(shè)計(jì)所用根據(jù)設(shè)計(jì)所用芯片要求芯片要求確定輸入、輸出確定輸入、輸出是分析的逆過程，它是根據(jù)給定的邏輯功能，是分析的逆過程，它是根據(jù)給定的邏輯功能，設(shè)計(jì)出實(shí)現(xiàn)這些功能的最佳邏輯電路設(shè)計(jì)出實(shí)現(xiàn)這些功能的最佳邏輯電路1、所用的邏輯器件數(shù)目最少，器件的種類最少，器件之間的、所用的邏輯器件數(shù)目最少，器件的種類最少，器件之間的連線最簡(jiǎn)單連線最簡(jiǎn)單

11、-“最小化最小化”電路電路2、滿足速度要求，應(yīng)使級(jí)數(shù)盡量少，以減少門電路的延遲。、滿足速度要求，應(yīng)使級(jí)數(shù)盡量少，以減少門電路的延遲。3、功耗小，工作穩(wěn)定可靠、功耗小，工作穩(wěn)定可靠以上以上“最佳化最佳化”是從滿足工程實(shí)際需要提出的是從滿足工程實(shí)際需要提出的“最小化最小化”電路不一定是電路不一定是“最佳化最佳化”電路，必須從經(jīng)濟(jì)指電路，必須從經(jīng)濟(jì)指標(biāo)和速度、功耗等多個(gè)指標(biāo)綜合考慮，才能設(shè)計(jì)出最佳電標(biāo)和速度、功耗等多個(gè)指標(biāo)綜合考慮，才能設(shè)計(jì)出最佳電路路組合邏輯電路可以采用小規(guī)模集成電路實(shí)現(xiàn)，也可以采用中規(guī)組合邏輯電路可以采用小規(guī)模集成電路實(shí)現(xiàn)，也可以采用中規(guī)模集成電路器件或存儲(chǔ)器、可編程邏輯器件來實(shí)

12、現(xiàn)。但采用傳模集成電路器件或存儲(chǔ)器、可編程邏輯器件來實(shí)現(xiàn)。但采用傳統(tǒng)的設(shè)計(jì)方法仍是數(shù)字電路設(shè)計(jì)的基礎(chǔ)統(tǒng)的設(shè)計(jì)方法仍是數(shù)字電路設(shè)計(jì)的基礎(chǔ) 0 0 0 0 C 0 0 1 10 1 0 10 1 1 01 0 0 11 0 1 01 1 0 01 1 1 1CBACBACBACBAY ABCCBACBACBAY BCACBACBACBACBACBACBACBAYABC001001 11 101111YCBA01100111110&1010設(shè)計(jì)舉例： 設(shè)計(jì)一個(gè)監(jiān)視交通信號(hào)燈狀態(tài)的邏輯電路如果信號(hào)燈如果信號(hào)燈出現(xiàn)故障，出現(xiàn)故障，Z為為1RAGZ2. 寫出邏輯表達(dá)式輸入變量輸出R A G Z0 0010

13、 0100 1000 1111 0001 0111 1011 111RAGRAGGRAAGRGARZ1. 抽象輸入變量:紅（紅（R）、黃（黃（A）、綠（綠（G）輸出變量： 故障信號(hào)（Z）3. 選用小規(guī)模SSI器件4. 化簡(jiǎn)5. 畫出邏輯圖AGRGRAGARZ0 0 0 0 11+10101010不考慮低位不考慮低位來的進(jìn)位來的進(jìn)位半加器實(shí)現(xiàn)半加器實(shí)現(xiàn)全加器實(shí)現(xiàn)全加器實(shí)現(xiàn)例例3 3：半加器的設(shè)計(jì)半加器的設(shè)計(jì)（1）半加器真值）半加器真值（2）輸出函數(shù)）輸出函數(shù)（3）邏輯圖）邏輯圖 輸入輸入 輸出輸出被加數(shù)被加數(shù)A 加數(shù)加數(shù)B 和和S 進(jìn)位進(jìn)位C 0 0 0 0 0 1 1 0 1 0 1 0 1

14、1 0 1ABCBABABAS（4 4）邏輯符號(hào)）邏輯符號(hào)ABCABB ABASABCBABABAS將用將用“異或異或”門門實(shí)現(xiàn)的半加器改為用實(shí)現(xiàn)的半加器改為用“與非與非”門門實(shí)現(xiàn)實(shí)現(xiàn)函數(shù)表達(dá)式變換形式：函數(shù)表達(dá)式變換形式：用用“與非與非”門實(shí)現(xiàn)半加器邏輯圖如圖所示：門實(shí)現(xiàn)半加器邏輯圖如圖所示：輸入輸入-1表示低位來的進(jìn)位表示低位來的進(jìn)位AiBiCi-1SiCi 全加器是實(shí)現(xiàn)全加器是實(shí)現(xiàn)例例4：全加器的設(shè)計(jì)：全加器的設(shè)計(jì)全加器真值表全加器真值表 輸入輸入 輸出輸出 Ai Bi Ci -1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1

15、 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1一位二進(jìn)制數(shù)一位二進(jìn)制數(shù)一位二進(jìn)制數(shù)一位二進(jìn)制數(shù)低位來的進(jìn)位低位來的進(jìn)位相加相加和和高位進(jìn)位高位進(jìn)位1iii1iii1iii1iiiiCBACBACBACBAS1iii1iii1iii1iiiiCBACBACBACBAC1ii1iiiiCACBBA1iiiCBA1ii1iiiiiCACBBAC1iiiiCBAS&=11CiSi&1AiBiCi-1Si管管腳腳圖圖SN74LS18311A1B 1Ci-11Ci1SiGND234567NC2Ci-12Ci2Si2A 2BUcc14 13 1211 1098NC輸入輸入輸入輸入輸出輸出甩

16、甩空空甩甩空空輸入輸入輸輸出出輸輸出出全加器全加器74LS183雙全加器：雙全加器：aibici-1sici全加器全加器邏輯符號(hào)：邏輯符號(hào)：4.3 組合邏輯電路中的競(jìng)爭(zhēng)組合邏輯電路中的競(jìng)爭(zhēng)-冒險(xiǎn)冒險(xiǎn)競(jìng)爭(zhēng)：競(jìng)爭(zhēng)：冒險(xiǎn)：冒險(xiǎn)：在組合電路中，在組合電路中，某個(gè)信號(hào)某個(gè)信號(hào)經(jīng)由不同的途徑達(dá)到某一經(jīng)由不同的途徑達(dá)到某一會(huì)合點(diǎn)，由于每條路徑上的延遲不同，到達(dá)會(huì)合點(diǎn)會(huì)合點(diǎn)，由于每條路徑上的延遲不同，到達(dá)會(huì)合點(diǎn)的時(shí)間有先有后稱之競(jìng)爭(zhēng)。這種多路徑的變量稱為的時(shí)間有先有后稱之競(jìng)爭(zhēng)。這種多路徑的變量稱為具有競(jìng)爭(zhēng)能力的變量。具有競(jìng)爭(zhēng)能力的變量。由于競(jìng)爭(zhēng)而引起電路輸出發(fā)生瞬間錯(cuò)誤現(xiàn)象。表由于競(jìng)爭(zhēng)而引起電路輸出發(fā)生瞬間錯(cuò)

17、誤現(xiàn)象。表現(xiàn)為輸出端出現(xiàn)了原設(shè)計(jì)中沒有的窄脈沖，常稱現(xiàn)為輸出端出現(xiàn)了原設(shè)計(jì)中沒有的窄脈沖，常稱其為毛刺或噪聲。其為毛刺或噪聲。有競(jìng)爭(zhēng)不一定會(huì)產(chǎn)生冒險(xiǎn)，但有冒險(xiǎn)就一定有競(jìng)爭(zhēng)有競(jìng)爭(zhēng)不一定會(huì)產(chǎn)生冒險(xiǎn)，但有冒險(xiǎn)就一定有競(jìng)爭(zhēng)分析電路時(shí)沒有考慮門電路的延遲時(shí)間對(duì)邏輯電路分析電路時(shí)沒有考慮門電路的延遲時(shí)間對(duì)邏輯電路的影響的影響產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)的原因：主要是門電路的延遲時(shí)間產(chǎn)生的。AA1&Y1AAY1(a)(b)11Y2AAY2(a)(b)干擾信號(hào)01AAY12AAY競(jìng)爭(zhēng)與冒險(xiǎn)的判斷競(jìng)爭(zhēng)與冒險(xiǎn)的判斷1、代數(shù)法、代數(shù)法 當(dāng)函數(shù)表達(dá)式可以化成：當(dāng)函數(shù)表達(dá)式可以化成：AAFAAF0 0型冒險(xiǎn)型冒險(xiǎn) 1 1型冒險(xiǎn)型冒險(xiǎn)當(dāng)

18、變量同時(shí)以原變量和反變量的形式出現(xiàn)在函數(shù)當(dāng)變量同時(shí)以原變量和反變量的形式出現(xiàn)在函數(shù)式中時(shí)，該變量就具備了競(jìng)爭(zhēng)條件式中時(shí)，該變量就具備了競(jìng)爭(zhēng)條件除了除了A A變量，其他變量以變量，其他變量以0 0或或1 1代入代入 可以用公式法判斷是否有冒險(xiǎn), 例如Y=AC+B ， 其中C有原變量和反變量，改變A、 B的取值判斷是否出現(xiàn)冒險(xiǎn)。 A=1，B=1時(shí)，Y=C+ 有“0”型冒險(xiǎn)。因此，Y=AC+B 會(huì)出現(xiàn)“0”型冒險(xiǎn)。同理，有Y=C時(shí)，會(huì)出現(xiàn)“1”型冒險(xiǎn)。CCCC競(jìng)爭(zhēng)與冒險(xiǎn)的判斷競(jìng)爭(zhēng)與冒險(xiǎn)的判斷即含有互補(bǔ)變量即含有互補(bǔ)變量A A，A A變量變化可能引起冒險(xiǎn)。變量變化可能引起冒險(xiǎn)?？ㄖZ諾圖圖法法如函數(shù)卡

19、諾圖上為簡(jiǎn)化作如函數(shù)卡諾圖上為簡(jiǎn)化作的圈相切，且相切處又無的圈相切，且相切處又無其他圈包含，該電路必存其他圈包含，該電路必存在冒險(xiǎn)現(xiàn)象。在冒險(xiǎn)現(xiàn)象。 圖中的卡諾圈相切則有競(jìng)爭(zhēng)冒險(xiǎn), 如圈“1”則為“0”型冒險(xiǎn), 而圈“0”則為“1”型冒險(xiǎn)，當(dāng)卡諾圈相交或相離時(shí)均無競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生。 BCA10001011111011卡諾圖以上的方法具有一定的局限性以上的方法具有一定的局限性當(dāng)輸入變量的的個(gè)數(shù)增加時(shí)，就難于從中簡(jiǎn)單地找出所當(dāng)輸入變量的的個(gè)數(shù)增加時(shí)，就難于從中簡(jiǎn)單地找出所有產(chǎn)生競(jìng)爭(zhēng)有產(chǎn)生競(jìng)爭(zhēng)- -冒險(xiǎn)的情況了冒險(xiǎn)的情況了解決的方法：解決的方法：1 1、利用計(jì)算機(jī)輔助分析的手段、利用計(jì)算機(jī)輔助分析的手段

20、相應(yīng)的程序相應(yīng)的程序2 2、實(shí)驗(yàn)的方法、實(shí)驗(yàn)的方法驗(yàn)證驗(yàn)證冒險(xiǎn)現(xiàn)象的消除冒險(xiǎn)現(xiàn)象的消除Y1 ABC000111100000110111ABC12314&BCBAY有圈相切，則有競(jìng)爭(zhēng)冒險(xiǎn)有圈相切，則有競(jìng)爭(zhēng)冒險(xiǎn)ACBCBAY增加冗余項(xiàng)，增加冗余項(xiàng)，消除競(jìng)爭(zhēng)冒險(xiǎn)消除競(jìng)爭(zhēng)冒險(xiǎn)Y1ABC125341&1. 1. 利用冗余項(xiàng)利用冗余項(xiàng)修改設(shè)計(jì)修改設(shè)計(jì)只能消除邏輯冒險(xiǎn)不只能消除邏輯冒險(xiǎn)不能消除功能冒險(xiǎn)能消除功能冒險(xiǎn)這種這種方法方法適用適用范圍范圍有限有限. 吸收法吸收法輸出端并聯(lián)電容輸出端并聯(lián)電容在輸出端加小電容在輸出端加小電容C C可以消除毛刺如圖可以消除毛刺如圖3-583-58所示。但是輸出波所示。但是

21、輸出波形的前后沿將變壞形的前后沿將變壞, , 在對(duì)波形要求較嚴(yán)格時(shí)，應(yīng)再加整形電路。在對(duì)波形要求較嚴(yán)格時(shí)，應(yīng)再加整形電路。加濾波電容使輸出信號(hào)變壞優(yōu)點(diǎn)：簡(jiǎn)單易行優(yōu)點(diǎn)：簡(jiǎn)單易行缺點(diǎn)：輸出波形隨之變壞缺點(diǎn)：輸出波形隨之變壞只適用只適用于對(duì)輸于對(duì)輸出波形出波形的前、的前、后沿?zé)o后沿?zé)o嚴(yán)格要嚴(yán)格要求的場(chǎng)求的場(chǎng)合：合：. 取樣法取樣法加選通脈沖或封鎖脈沖加選通脈沖或封鎖脈沖電路穩(wěn)定后加入取樣脈沖，在取樣脈沖作用期間輸出的信號(hào)電路穩(wěn)定后加入取樣脈沖，在取樣脈沖作用期間輸出的信號(hào)才有效，可以避免毛刺影響輸出波形。才有效，可以避免毛刺影響輸出波形。加取樣脈沖原則：加取樣脈沖原則：“或或”門及門及“或非或非”門

22、門加負(fù)取樣脈沖加負(fù)取樣脈沖“與與”門及門及“與非與非”門加門加正取樣脈沖正取樣脈沖目的：在輸入信號(hào)發(fā)生競(jìng)爭(zhēng)時(shí)間內(nèi)，把可能產(chǎn)生干擾的門封住目的：在輸入信號(hào)發(fā)生競(jìng)爭(zhēng)時(shí)間內(nèi)，把可能產(chǎn)生干擾的門封住缺點(diǎn)：缺點(diǎn)：封鎖脈沖的寬度和作用時(shí)間要求嚴(yán)格封鎖脈沖的寬度和作用時(shí)間要求嚴(yán)格波波形形關(guān)關(guān)系系 tBtAtBAtt tt封鎖脈沖封鎖脈沖選通脈沖選通脈沖利用冗余項(xiàng)：利用冗余項(xiàng)：只能消除邏輯冒險(xiǎn)，而不能消除功能冒險(xiǎn)；適只能消除邏輯冒險(xiǎn)，而不能消除功能冒險(xiǎn)；適用范圍有限用范圍有限三種方法比較：三種方法比較：取樣法：取樣法：加取樣脈沖對(duì)邏輯冒險(xiǎn)及功能冒險(xiǎn)都有效。目加取樣脈沖對(duì)邏輯冒險(xiǎn)及功能冒險(xiǎn)都有效。目前大多數(shù)中規(guī)模集成模塊都設(shè)有使能端，可以將取樣信前大多數(shù)中規(guī)模集成模塊都設(shè)有使能端，可以將取樣信號(hào)作用于該端，