數(shù)字電路課件：第八章 可編程邏輯器件

1、第八章 可編程邏輯器件本章主要內(nèi)容：本章集中講述可編程邏輯器件的原理與應(yīng)用。主要內(nèi)容有：本章重點(diǎn)內(nèi)容：可編程陣列邏輯PAL和通用陣列邏輯GAL的結(jié)構(gòu)、原理及使用各種類型可編程邏輯器件的結(jié)構(gòu)特點(diǎn)、工作原理和使用方法可編程邏輯器件的編程方法在系統(tǒng)可編程技術(shù)本章學(xué)時(shí)安排：本章習(xí)題： 2學(xué)時(shí)8.2、8.4、8.58.1 概述數(shù)字集成電路按邏輯功能的特點(diǎn)分通用型SSI、MSI專用型ASIC通用型數(shù)字集成電路如74系列、CC4000系列等，其邏輯功能較簡(jiǎn)單且固定不變，理論上可用它們構(gòu)成任意復(fù)雜的數(shù)字系統(tǒng)。但組成大系統(tǒng)時(shí)，將導(dǎo)致電路的體積、重量、功耗增加，可靠性降低。專用型數(shù)字集成電路是為某種專門用途而設(shè)計(jì)

2、、生產(chǎn)的大規(guī)模集成電路，即專用集成電路（ASIC）。然而，若ASIC的用量不大，則不僅成本很高且設(shè)計(jì)制造的周期也嫌長(zhǎng)?？删幊踢壿嬈骷≒rogrammable Logic Device，簡(jiǎn)稱PLD）雖然是一種通用器件，但它的邏輯功能可由用戶通過對(duì)器件編程設(shè)定，且PLD的高集成度已完全可以滿足設(shè)計(jì)一般數(shù)字系統(tǒng)的需要。PLD的出現(xiàn)，為解決通用型和專用型的矛盾提供了一條較理想的途徑，所以發(fā)展很快。目前生產(chǎn)和使用的PLD產(chǎn)品有FPLA、PAL、GAL、EPLD、CPLD和FPGA等。其中后三種的集成度較高。8.1 概述PLD電路的核心部分都是由一個(gè)“與”邏輯陣列和一個(gè)“或”邏輯陣列所組成。為便于畫圖，

3、將多輸入端“與”門、“或”門的輸入只用一根線表示，則各輸入變量的輸入線與這條線有多個(gè)交叉點(diǎn)；交叉點(diǎn)的連接方式不同，畫法也不同，則輸入變量和邏輯門之間的關(guān)系也不同。圓點(diǎn)“”表示該點(diǎn)是固定連接點(diǎn)。用戶不能改變。對(duì)應(yīng)的變量是邏輯門的輸入。叉點(diǎn)“”表示該點(diǎn)是用戶編程點(diǎn)。出廠時(shí)此點(diǎn)是接通的，用戶可根據(jù)需要使其斷開（擦除）或繼續(xù)保持接通。若將其斷開，則擦去“”，對(duì)應(yīng)的變量不是邏輯門的輸入；若其繼續(xù)保持接通，則保留“”，對(duì)應(yīng)的變量是邏輯門的輸入。既無“”也無“”，表示該點(diǎn)是斷開的或是編程時(shí)擦除的，其對(duì)應(yīng)的變量不是邏輯門的輸入。ABPD與門ABPCD8.1 概述輸出恒為0的與門PABABP0或門YP1P2P3

4、P4YP4P1P3在PLD電路中，還常用兩種緩沖器，一是互補(bǔ)輸出的緩沖器；二是三態(tài)輸出的緩沖器。它們的符號(hào)如下。AA互補(bǔ)輸出的緩沖器三態(tài)輸出的緩沖器AENA8.3 可編程陣列邏輯（PAL）PAL于70年代末期由MMI公司率先推出，它采用雙極型工藝、熔絲編程方式。PAL器件由可編程的與邏輯陣列、固定的或邏輯陣列和輸出電路三部分構(gòu)成。通過對(duì)與邏輯陣列編程可獲得不同形式的組合邏輯函數(shù)。某些型號(hào)的PAL中含有觸發(fā)器，觸發(fā)器的輸入由與或邏輯陣列的輸出控制，同時(shí)觸發(fā)器的輸出又可反饋到與或邏輯陣列的輸入，所以可以很方便地構(gòu)成各種時(shí)序邏輯電路。8.3.1 PAL的基本電路結(jié)構(gòu)右圖是PAL器件中最簡(jiǎn)單的一種電路

5、結(jié)構(gòu)形式。僅包含一個(gè)可編程的與陣列和一個(gè)固定的或陣列，無附加其它的輸出電路。編程前所有的熔絲接通。編程時(shí)將無用的熔絲熔斷，即得所需電路。I1I2I3I4與陣列（可編程）或陣列Y1Y2Y3Y4乘積項(xiàng)乘積項(xiàng)乘積項(xiàng)乘積項(xiàng)8.3 可編程陣列邏輯（PAL）編程后的PAL電路I1I2I3I4Y1Y2Y3Y4左圖是一個(gè)編程后的PAL電路，它所產(chǎn)生的邏輯函數(shù)為：目前常見的PAL器件中，輸入變量最多的可達(dá)20個(gè)，與陣列乘積項(xiàng)最多的有80個(gè)，或陣列輸出端最多的有10個(gè)，每個(gè)或門輸入端最多的達(dá)16個(gè)。許多型號(hào)的PAL器件中還附加有各種形式的輸出電路，以擴(kuò)展電路的功能并增加使用的靈活性。8.3 可編程陣列邏輯（PAL

6、）8.3.2 PAL的幾種輸出電路結(jié)構(gòu)和反饋形式一、專用輸出結(jié)構(gòu)Y具有互補(bǔ)輸出的專用輸出結(jié)構(gòu)輸出端是與或門、與或非門、互補(bǔ)輸出結(jié)構(gòu)。專用輸出結(jié)構(gòu)的共同特點(diǎn)是所有設(shè)置的輸出端只能作輸出使用。專用輸出結(jié)構(gòu)的PAL器件只能用來產(chǎn)生組合邏輯函數(shù)。輸出信號(hào)是高電平有效；PAL10L8和PAL14L4是與或非門輸出，輸出信號(hào)是低電平有效；PAL16C1的輸出端是互補(bǔ)輸出的或門結(jié)構(gòu)，同時(shí)輸出一對(duì)互補(bǔ)的信號(hào)。屬于專用輸出結(jié)構(gòu)的PAL器件有PAL10H8、PAL14H4、PAL10L8、PAL14L4、PAL16C1等。其中PAL10H8和PAL14H4是與或門輸出，二、可編程輸入輸出結(jié)構(gòu)8.3 可編程陣列邏輯

7、（PAL）輸出端是一個(gè)具有可編程控制端的三態(tài)緩沖器，控制端由與邏輯陣列的一個(gè)乘積項(xiàng)給出。同時(shí)，輸出端又經(jīng)過一個(gè)互補(bǔ)輸出的緩沖器反饋到與邏輯陣列上。在圖示編程情況下，當(dāng)I1=I2=1時(shí)，C1=1，G1打開，I/O1處于輸出工作狀態(tài)。而G2的控制端C2恒為0，故G2處于高阻態(tài)，因此可把I/O2作為變量輸入端使用。這時(shí)加到I/O2 上的輸入信號(hào)經(jīng)G3接到與邏輯陣列的輸入端（圖中對(duì)應(yīng)第6、7列）。屬于這種輸出結(jié)構(gòu)的有PAL16L8、PAL20L10等。PAL的可編程輸入輸出結(jié)構(gòu)8.3 可編程陣列邏輯（PAL）Y帶有異或門的可編程輸入輸出結(jié)構(gòu)SXOR某些可編程I/O結(jié)構(gòu)的PAL器件在與或邏輯陣列的輸出和

8、三態(tài)緩沖器之間設(shè)置有可編程的異或門，如右圖所示。異或門的一個(gè)輸入端是可編程的，通過對(duì)此端編程可以控制輸出的極性。當(dāng)XOR=0時(shí)，Y與S同相；當(dāng)XOR=1時(shí)，Y與S反相。在用PAL設(shè)計(jì)組合邏輯電路時(shí)經(jīng)常遇到先求反函數(shù)、再利用對(duì)異或門編程求反，最后得到原函數(shù)的情況。三、寄存器輸出結(jié)構(gòu)用這種輸出結(jié)構(gòu)的PAL器件不僅可以存儲(chǔ)與或邏輯陣列輸出的狀態(tài)，而且能很方便地組成各種時(shí)序邏輯電路。屬于寄存器輸出結(jié)構(gòu)的PAL器件有PAL16R4、PAL16R6、PAL16R8等。8.3 可編程陣列邏輯（PAL）在輸出緩沖器和與或邏輯陣列之間串進(jìn)了由D觸發(fā)器組成的寄存器。同時(shí)，觸發(fā)器的狀態(tài)又經(jīng)過互補(bǔ)輸出的緩沖器反饋到與

9、邏輯陣列的輸入端。在圖示編程情況下，D1=I1、D2=Q1。即兩個(gè)觸發(fā)器和與或邏輯陣列一起組成了移位寄存器。四、異或輸出結(jié)構(gòu)異或輸出結(jié)構(gòu)和寄存器輸出結(jié)構(gòu)類似，只是在與或邏輯陣列的輸出端增設(shè)了異或門。 PAL20X4、PAL20X8、PAL20X10等是這種輸出結(jié)構(gòu)。PAL的寄存器輸出結(jié)構(gòu)8.3 可編程陣列邏輯（PAL）PAL的異或輸出結(jié)構(gòu)利用異或輸出結(jié)構(gòu)不僅便于對(duì)與或邏輯陣列輸出的函數(shù)求反，還能實(shí)現(xiàn)對(duì)寄存器狀態(tài)進(jìn)行保存的操作。在圖示編程情況下，對(duì)觸發(fā)器FF1，當(dāng)I1=0時(shí)D1=Q1，則；而當(dāng)I1=1時(shí)，。即得到Y(jié)2，在時(shí)鐘信號(hào)到來時(shí)觸發(fā)器的狀態(tài)保持不變。對(duì)觸發(fā)器FF2，當(dāng)I1=0時(shí) 的反函數(shù)。

10、8.3 可編程陣列邏輯（PAL）PAL的運(yùn)算選通反饋結(jié)構(gòu)五、運(yùn)算選通反饋結(jié)構(gòu)在異或輸出結(jié)構(gòu)的基礎(chǔ)上再增加一組反饋邏輯電路，就構(gòu)成了如下圖所示的運(yùn)算選通反饋結(jié)構(gòu)。反饋選通電路分別給出了輸入變量B和反饋?zhàn)兞緼產(chǎn)生的(A+B)、(A+B)、(A+B)、(A+B)4個(gè)反饋量，并接至與邏輯陣列的輸入端。通過對(duì)與邏輯陣列的編程，能產(chǎn)生A和B的16種算術(shù)、邏輯運(yùn)算結(jié)果。8.3 可編程陣列邏輯（PAL）產(chǎn)生16種算術(shù)、邏輯運(yùn)算的編程情況下圖給出了產(chǎn)生A和B的16種算術(shù)、邏輯運(yùn)算的編程情況。屬于運(yùn)算反饋選通結(jié)構(gòu)的PAL器件有PAL16X4、PAL16A4等。8.3 可編程陣列邏輯（PAL）8.3.3 PAL的應(yīng)

11、用舉例例1：用PAL設(shè)計(jì)一個(gè)數(shù)值判別電路。要求判別4位二進(jìn)制數(shù)DCBA的大小屬于05、610、1115的哪一個(gè)區(qū)間之內(nèi)。解：以Y0=1表示DCBA的數(shù)值在05之間；以Y1=1表示DCBA的數(shù)值在610之間；以Y2=1表示DCBA的數(shù)值在1115之間，則得到函數(shù)真值表如右。AY2Y1Y0等效十進(jìn)制數(shù)二進(jìn)制數(shù)1310111200111111011001019100180001711106011051010400103110020100110000000011100000000000BCD0001111100000014011110000000000111111151111100寫出函數(shù)式并化簡(jiǎn)得：

12、用PAL14H4設(shè)計(jì)的數(shù)值判別電路（編程后的邏輯圖）8.3 可編程陣列邏輯（PAL）這是一組有4個(gè)輸入變量、3個(gè)輸出的組合邏輯函數(shù)。因此必須選用有4個(gè)以上輸入、3個(gè)以上輸出且至少有一個(gè)輸出包含3個(gè)以上乘積項(xiàng)的PAL器件。據(jù)此選擇PAL14H4，它有14個(gè)輸入端、4個(gè)輸出端，每個(gè)輸出包含4個(gè)乘積項(xiàng)。編程后的邏輯圖如右所示。圖中凡符號(hào)里面畫“”的與門，表示其所有輸入端均有熔絲和列線相連，其輸出恒為0。省略了所有交叉點(diǎn)上的“”。乘積項(xiàng)（063）8.4 通用陣列邏輯（GAL）PAL器件的發(fā)展給邏輯設(shè)計(jì)帶來了很大的靈活性，但它還存在不足之處。一是它采用熔絲連接工藝，靠燒斷熔絲編程，一旦編程便不能改寫；二

13、是不同輸出結(jié)構(gòu)的PAL對(duì)應(yīng)不同型號(hào)的PAL器件，不便于用戶使用。于是在PAL的基礎(chǔ)上發(fā)展出通用陣列邏輯GAL。GAL采用電可擦除的CMOS（E2CMOS），使其可擦除、可重新編程；GAL的輸出端設(shè)置了可編程的輸出邏輯宏單元OLMC，通過編程可將OLMC設(shè)置成不同的工作狀態(tài)，這樣就可以用同一種型號(hào)的GAL器件實(shí)現(xiàn)PAL器件所有的各種輸出電路工作模式，增強(qiáng)了器件的通用性。GAL和PAL器件均需要編程器進(jìn)行編程。8.4.1 GAL的電路結(jié)構(gòu)GAL器件可分為兩類：一類與PAL器件相似，即與門陣列可編程、或門陣列固定，如GAL16V8和GAL20V8；另一類的與門陣列和或門陣列均可編程，如GAL39V1

14、8。前一類GAL器件的電路結(jié)構(gòu)基本相同。這里以GAL16V8為例，介紹GAL器件的一般結(jié)構(gòu)和工作原理。8.4 通用陣列邏輯（GAL）GAL16V8的電路結(jié)構(gòu)圖GAL16V8由五部分組成：1、8個(gè)輸入緩沖器（引腳29作固定輸入）。2、8個(gè)輸出緩沖器（引腳1219作為輸出緩沖器的輸出）。3、8個(gè)輸出邏輯宏單元（OLMC1219，或門陣列包含在其中）。4、一個(gè)3264位的可編程與門陣列（由88個(gè)與門構(gòu)成，形成64個(gè)乘積項(xiàng)，每個(gè)與門有32個(gè)輸入端）。5、8個(gè)輸入輸出緩沖器（中間一列的8個(gè)緩沖器）。此外，還有一個(gè)系統(tǒng)時(shí)鐘CLK、輸出三態(tài)控制OE，電源VCC（引腳20）和接地端（引腳10）。8.4 通用陣

15、列邏輯（GAL）在GAL16V8中除了與邏輯陣列外還有一些編程單元。編程單元的地址分配和功能劃分情況如下圖。此圖并非編程單元實(shí)際的空間布局圖，稱為行地址映射圖。GAL16V8編程單元的地址分配1、第031行對(duì)應(yīng)與邏輯陣列的編程單元，編程后產(chǎn)生063共64個(gè)乘積項(xiàng)。2、第32行是電子標(biāo)簽，供用戶存放各種備查信息。如器件編號(hào)、電路名稱、編程日期、編程次數(shù)等。3、第3359行為廠家保留空間，用戶不能利用。4、第60行是結(jié)構(gòu)控制字，共有82位，用于設(shè)定8個(gè)OLMC的工作模式和64個(gè)乘積項(xiàng)的禁止。8.4 通用陣列邏輯（GAL）GAL16V8編程單元的地址分配5、第61行是一位加密單元。此位被編程后，將不

16、能對(duì)與邏輯陣列作進(jìn)一步的編程或讀出驗(yàn)證，因此可實(shí)現(xiàn)對(duì)電路設(shè)計(jì)結(jié)果的保密。只有在與邏輯陣列被整體擦除時(shí)，才能將加密單元同時(shí)擦除。但電子標(biāo)簽的內(nèi)容不受加密單元影響，在此位被編程后仍可讀出。6、第63行是一位整體擦除位，此位被擦除后，則所有編程單元全被擦除，器件返回到編程前的初始狀態(tài)。對(duì)GAL的編程是在開發(fā)系統(tǒng)的控制下完成的。在編程狀態(tài)下，編程數(shù)據(jù)由引腳9串行送入GAL器件內(nèi)部的移位寄存器中。移位寄存器有64位，裝滿一次就向編程單元地址中寫入一行。編程是逐行進(jìn)行的。8.4 通用陣列邏輯（GAL）8.4.2 輸出邏輯宏單元（OLMC）OLMC主要由4部分組成：1、一個(gè)8輸入的或陣列。2、異或門，通過將

17、結(jié)構(gòu)控制字中的XOR（n）編程來控制輸出信號(hào)極性。XOR（n）=0時(shí)，異或門的輸出和或門輸出同相；XOR（n）=1時(shí)，異或門的輸出和或門輸出反相。 XOR（n）中的n 表示該OLMC對(duì)應(yīng)的IO引腳號(hào)。3、D觸發(fā)器。鎖存或門的輸出，使GAL適用于時(shí)序邏輯電路。輸出邏輯宏單元OLMC的結(jié)構(gòu)框圖8.4 通用陣列邏輯（GAL）4、四個(gè)數(shù)據(jù)選擇器：乘積項(xiàng)數(shù)據(jù)選擇器（2選1）PTMUX，它根據(jù)結(jié)構(gòu)控制字中的AC0、AC1（n）決定來自與邏輯陣列的第一乘積項(xiàng)是否作為或門的一個(gè)輸入。G1的輸出為(AC0AC1(n) ，G1輸出1時(shí)，第一乘積項(xiàng)經(jīng)PTMUX加到或門的輸入；G1輸出0時(shí)，或門的此端輸入為0。輸出邏

18、輯宏單元OLMC的結(jié)構(gòu)框圖8.4 通用陣列邏輯（GAL） 輸出數(shù)據(jù)選擇器（2選1）OMUX，它根據(jù)AC0、AC1（n）決定OLMC的輸出形式。G2的輸出為(AC0)+AC1(n)，當(dāng)G2輸出0時(shí)，異或門輸出的與或邏輯函數(shù)直接經(jīng)OMUX送到輸出端的三態(tài)緩沖器，是組合邏輯輸出；當(dāng)G2輸出1時(shí)，觸發(fā)器的狀態(tài)Q端信號(hào)經(jīng)OMUX送到輸出緩沖器，是寄存器輸出。輸出邏輯宏單元OLMC的結(jié)構(gòu)框圖8.4 通用陣列邏輯（GAL）三態(tài)數(shù)據(jù)選擇器（4選1） TSMUX，用來選擇輸出三態(tài)緩沖器的控制信號(hào)。其四個(gè)數(shù)據(jù)輸入端受AC0、AC1（n）的控制，列表如下：第一乘積項(xiàng)11OE01010VCC00輸出三態(tài)緩沖器的控制信

19、號(hào)AC1(n)AC0輸出邏輯宏單元OLMC的結(jié)構(gòu)框圖8.4 通用陣列邏輯（GAL）反饋數(shù)據(jù)選擇器（8選1）FMUX，用于決定反饋信號(hào)的來源。其四個(gè)數(shù)據(jù)輸入端受AC0、AC1（n）、 AC1（m）的控制，列表如下：000相鄰單元輸出10本單元IO11本單元Q01反饋信號(hào)來源AC1(m)AC1(n)AC0輸出邏輯宏單元OLMC的結(jié)構(gòu)框圖8.4 通用陣列邏輯（GAL）其中AC1（m）中的（m）是相鄰OLMC對(duì)應(yīng)的IO引腳號(hào)。與OLMC（16）、 OLMC（17）、 OLMC（18）相鄰的OLMC分別是OLMC（17）、 OLMC（18）、 OLMC（19）；與OLMC（13）、 OLMC（14）、

20、OLMC（15）相鄰的OLMC分別是OLMC（12）、 OLMC（13）、 OLMC（14）。 OLMC（12）和OLMC（19）的鄰級(jí)輸入分別由11號(hào)引腳和1號(hào)引腳的輸入代替，同時(shí)這兩個(gè)單元的AC0、 AC1（m）分別被SYN和SYN取代。SYN是結(jié)構(gòu)控制字中的一位。輸出邏輯宏單元OLMC的結(jié)構(gòu)框圖8. 4 通用陣列邏輯（GAL）OLMC的工作模式有五種，由結(jié)構(gòu)控制字中的SYN、AC0、AC1（n）、XOR（n）的狀態(tài)指定。GAL16V8結(jié)構(gòu)控制字的組成如下圖：當(dāng)SYN=1、AC0=0、AC1（n）=1時(shí)，OLMC（n）工作于專用輸入模式，簡(jiǎn)化電路結(jié)構(gòu)如右下圖。這時(shí)輸出三態(tài)緩沖器為禁止態(tài)，I

21、O（n）只能作為輸入端使用。這時(shí)加到IO（n）上的輸入信號(hào)作為相鄰OLMC的“來自鄰級(jí)輸出（m）”信號(hào)經(jīng)過鄰級(jí)的FMUX接至與邏輯陣列的輸入上。專用輸入模式GAL16V8結(jié)構(gòu)控制字的組成8. 4 通用陣列邏輯（GAL）當(dāng)SYN=1、AC0=0、AC1（n）=0時(shí)，OLMC（n）工作于專用組合輸出模式，簡(jiǎn)化的電路結(jié)構(gòu)如右上圖。這時(shí)輸出三態(tài)緩沖器處于選通（工作）狀態(tài)，異或門的輸出經(jīng)OMUX送到三態(tài)緩沖器。因輸出緩沖器是反相器，所以XOR（n）=0時(shí)輸出的組合邏輯函數(shù)為低電平有效，而XOR（n）=1時(shí)為高電平有效。由于相鄰OLMC的AC1（m）也是0，故FMUX的輸出為地電平，即無反饋信號(hào)。當(dāng)SYN

22、=AC0=AC1（n）=1時(shí)，OLMC（n）工作在反饋組合輸出模式，簡(jiǎn)化的電路結(jié)構(gòu)如右下圖。專用組合輸出模式反饋組合輸出模式它與專用組合輸出模式的區(qū)別在于：三態(tài)緩沖器是由第一乘積項(xiàng)選通的，且輸出信號(hào)經(jīng)FMUX又反饋到與邏輯陣列的輸入線上。8. 4 通用陣列邏輯（GAL）時(shí)序電路中的組合輸出模式當(dāng)SYN=0、AC0=1、AC1（n）=1時(shí)，OLMC（n）工作在時(shí)序電路中的組合輸出模式，此時(shí)整個(gè)GAL16V8構(gòu)成一個(gè)時(shí)序邏輯電路，這個(gè)OLMC （n）是時(shí)序電路中的組合邏輯部分的輸出，而其余7個(gè)OLMC中至少有一個(gè)是寄存器輸出模式。簡(jiǎn)化的電路結(jié)構(gòu)如下圖。這時(shí)異或門的輸出不經(jīng)過觸發(fā)器而直接送往輸出端。

23、輸出三態(tài)緩沖器由第一乘積項(xiàng)選通。輸出信號(hào)經(jīng)FMUX反饋到與邏輯陣列上。1腳為時(shí)鐘信號(hào)CLK的輸入端，11腳為輸出三態(tài)緩沖器的選通信號(hào)OE的輸入端，供給工作在寄存器模式下的那些OLMC使用。8. 4 通用陣列邏輯（GAL）寄存器輸出模式當(dāng)SYN=0、AC0=1、AC1（n）=0時(shí)，OLMC（n）工作在寄存器輸出模式，簡(jiǎn)化的電路結(jié)構(gòu)如下圖。這時(shí)異或門的輸出作為D觸發(fā)器的輸入，觸發(fā)器的Q端經(jīng)三態(tài)緩沖器送至輸出端。三態(tài)緩沖器由外加的OE信號(hào)控制。反饋信號(hào)來自Q端。時(shí)鐘信號(hào)由1腳輸入，11腳接三態(tài)控制信號(hào)OE。綜上所述，只要給GAL器件寫入不同的結(jié)構(gòu)控制字，就可以得到不同類型的輸出電路結(jié)構(gòu)。這些電路結(jié)構(gòu)

24、完全可以取代PAL器件的各種輸出電路結(jié)構(gòu)。8. 4 通用陣列邏輯（GAL）1有效11腳接CLK，11腳接OE 。0有效寄存器輸出00101有效11腳接CLK，11腳接OE，至少另有一個(gè)OLMC為寄存器輸出模式。0有效時(shí)序電路中的組合輸出01101有效11和11腳為數(shù)據(jù)輸入，三態(tài)門選通信號(hào)是第一乘積項(xiàng)，反饋信號(hào)取自IO端。0有效反饋組合輸出01111有效11和11腳為數(shù)據(jù)輸入，三態(tài)門被選通。0有效專用組合輸出00011和11腳為數(shù)據(jù)輸入，三態(tài)門禁止。專用輸入101備注輸出極性工作模式XOR（n）AC1（n）AC0SYNOLMC的5種工作模式8. 5 可擦除的可編程邏輯器件（EPLD）EPLD是繼

25、PAL、GAL之后推出的一種可編程邏輯器件。它采用CMOS和UVEPROM工藝制作，集成度比PAL和GAL器件高得多，其產(chǎn)品多半都屬于高密度PLD。EPLD的特點(diǎn)：首先，因采用了CMOS工藝，故EPLD器件具有低功耗、高噪聲容限的優(yōu)點(diǎn)。因采用了UVEPROM工藝，以疊柵注入MOS管作為編程單元，所以不僅可靠性高、可以改寫，而且集成度高、造價(jià)便宜。目前EPLD產(chǎn)品的集成度最高已達(dá)1萬門以上。輸出部分采用了類似于GAL器件的可編程的輸出邏輯宏單元。EPLD的OLMC不僅吸收了GAL器件輸出電路結(jié)構(gòu)可編程的優(yōu)點(diǎn)，而且還增加了對(duì)OLMC中觸發(fā)器的預(yù)置數(shù)和異步置零功能。因此EPLD中的OLMC比GAL中

26、的OLMC有更大的使用靈活性。EPLD的與或邏輯陣列作了一些改進(jìn)，使與或邏輯陣列中乘積項(xiàng)的利用率得到提高。在PAL和GAL的與或邏輯陣列中，每個(gè)或門輸入的一組乘積項(xiàng)數(shù)目是固定的且在許多情況下每一組的數(shù)目又是相等的。但由于需要產(chǎn)生的與或邏輯函數(shù)所包含的乘積項(xiàng)各不相同，因而與或邏輯陣列中的乘積項(xiàng)就得不到充分利用。而在大多數(shù)的EPLD中與或邏輯陣列中每一組乘積項(xiàng)的數(shù)目不完全相等，這樣既便于產(chǎn)生不同項(xiàng)數(shù)的與或邏輯函數(shù)，又有利于提高乘積項(xiàng)的利用率。另外，有些EPLD的或邏輯陣列部分采用可編程結(jié)構(gòu)，使與邏輯陣列的乘積項(xiàng)得到較充分的利用。8. 5 可擦除的可編程邏輯器件（EPLD）近年來迅速發(fā)展起來的“復(fù)雜

27、的可編程邏輯器件”（CPLD）可以認(rèn)為是從EPLD演變來的。CPLD既保持了EPLD傳輸時(shí)間可預(yù)測(cè)的優(yōu)點(diǎn)，又提高了集成度。將若干個(gè)類似于GAL的功能模塊和實(shí)現(xiàn)互連的開關(guān)矩陣集成于同一芯片上，就形成了CPLD。CPLD多采用E2CMOS工藝制作。8. 6 復(fù)雜的可編程邏輯器件（CPLD）8.6.1 CPLD的總體結(jié)構(gòu)從EPLD演變而來，多采用E2CMOS工藝制作。將若干個(gè)類似于GAL的功能模塊和實(shí)現(xiàn)互連的開關(guān)矩陣集成于同一芯片上，提高了集成度，又保持EPLD傳輸時(shí)間可預(yù)測(cè)的優(yōu)點(diǎn)。前面所講的FPLA、PAL、GAL及EPLD器件，無論它們是采用熔絲工藝還是采用UVEPROM工藝或E2CMOS工藝制

28、作的，在編程時(shí)都要用到高于5V的電壓信號(hào)。因此，必須將它們從電路板上取下，插到編程器上，由編程器產(chǎn)生這些高壓脈沖信號(hào)，最后完成編程工作。這種必須使用編程器的“離線”編程方式，仍然不太方便。FPGA的裝載過程雖然可以“在系統(tǒng)”進(jìn)行，但與之配合使用的EPROM在編程時(shí)仍然離不開編程器。8. 6 復(fù)雜的可編程邏輯器件（CPLD）為克服這個(gè)缺點(diǎn)， Lattice公司于90年代初首先推出了在系統(tǒng)可編程邏輯器件（isp-PLD）。 Lattice公司成功地將原屬于編程器的寫入擦除控制電路及高壓脈沖發(fā)生電路集成于PLD芯片中，這樣在編程時(shí)就不需要使用編程器了。而且，由于編程時(shí)只需外加5V電壓，不必將PLD從

29、系統(tǒng)中取出，從而實(shí)現(xiàn)了“在系統(tǒng)”編程。Lattice公司生產(chǎn)的isp-PLD有低密度和高密度兩種。低密度isp-PLD是在GAL的基礎(chǔ)上加進(jìn)了寫入擦除控制電路而形成的。如ispGAL16Z8。高密度isp-PLD又稱ispLSI，它的電路結(jié)構(gòu)比低密度isp-PLD要復(fù)雜得多，功能也更強(qiáng)。如ispLSI1032。目前，生產(chǎn)PLD產(chǎn)品的主要公司都已推出了各自的isp-PLD產(chǎn)品。8. 6 復(fù)雜的可編程邏輯器件（CPLD）ispLSI1032的電路結(jié)構(gòu)框圖8. 7 現(xiàn)場(chǎng)可編程門陣列（FPGA）前面所講的幾種PLD電路中，都采用了與或邏輯陣列加上輸出邏輯單元的形式。而FPGA的電路結(jié)構(gòu)形式則完全不同，

30、它由若干獨(dú)立的可編程模塊組成。用戶可通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。因這些模塊的排列形式和門陣列中單元的排列形式相似，所以沿用了門陣列這個(gè)名稱。FPGA屬高密度PLD，其集成度可達(dá)3萬門片以上。FPGA的基本結(jié)構(gòu)框圖右圖是FPGA基本結(jié)構(gòu)形式的示意圖。它由三種可編程單元和一個(gè)用于存放編程數(shù)據(jù)的靜態(tài)存儲(chǔ)器組成。三種可編程的單元是輸入輸出模塊IOB、可編程邏輯模塊CLB和互連資源IR。它們的工作狀態(tài)全都由可編程數(shù)據(jù)存儲(chǔ)器中的數(shù)據(jù)設(shè)定。8. 7 現(xiàn)場(chǎng)可編程門陣列（FPGA）FPGA中除個(gè)別的幾個(gè)引腳外，大部分引腳都與可編程的IOB相連，均可根據(jù)需要設(shè)置成輸入端或輸出端。因此，F(xiàn)PGA器件最

31、大可能的輸入端數(shù)和輸出端數(shù)要比同等規(guī)模的EPLD多。每個(gè)CLB中都包含組合邏輯電路和存儲(chǔ)電路（觸發(fā)器）兩部分，可設(shè)置成規(guī)模不大的組合邏輯電路或時(shí)序邏輯電路。在CLB之間的布線區(qū)內(nèi)配備有豐富的連線資源，以便將這些CLB靈活地連接成各種應(yīng)用電路。這些互連資源（IR）包括不同類型的金屬線、可編程的開關(guān)矩陣和可編程的連接點(diǎn)。靜態(tài)存儲(chǔ)器的存儲(chǔ)單元由兩個(gè)CMOS反相器和一個(gè)控制管T組成，如右圖。這種存儲(chǔ)單元有很強(qiáng)的抗干擾能力和很高的可靠性。但停電后存儲(chǔ)的數(shù)據(jù)丟失，故每次接通電源后必須重新給存儲(chǔ)器“裝載”編程FPGA內(nèi)靜態(tài)存儲(chǔ)器的存儲(chǔ)單元數(shù)據(jù)。這些數(shù)據(jù)通常存放在一片EPROM中，在FPGA內(nèi)部的一個(gè)時(shí)序電路

32、控制下自動(dòng)完成“裝載” 。8. 7 現(xiàn)場(chǎng)可編程門陣列（FPGA）FPGA的CLB陣列結(jié)構(gòu)形式克服了PAL和GAL等PLD器件中那種固定的與或邏輯陣列結(jié)構(gòu)的局限性，在組成一些復(fù)雜的數(shù)字系統(tǒng)時(shí)顯得更加靈活。同時(shí)，由于加大了可編程IO端的數(shù)目，也使得各引腳的安排更加方便和合理。FPGA的缺點(diǎn)：它的信號(hào)傳輸延遲時(shí)間不是確定的。復(fù)雜的數(shù)字系統(tǒng)一般是將若干個(gè)CLB組合起來構(gòu)成的，而每個(gè)信號(hào)的傳輸途徑各異，故傳輸時(shí)間也就不可能相等。這不僅給設(shè)計(jì)帶來麻煩，而且也限制了器件速度。EPLD不存在這個(gè)問題。FPGA的編程數(shù)據(jù)存儲(chǔ)器是一個(gè)靜態(tài)隨機(jī)存儲(chǔ)器，斷電后數(shù)據(jù)會(huì)丟失。所以每次開始工作前都要重新裝載編程數(shù)據(jù)，并需要

33、配備保存編程數(shù)據(jù)的EPROM。這些都給使用帶來不便。FPGA的編程數(shù)據(jù)一般存放在EPROM中，而且要讀出并送到FPGA的SRAM中，因此不便于保密。而EPLD中設(shè)有加密編程單元，加密后可防止數(shù)據(jù)被讀出。8. 8 在系統(tǒng)可編程通用數(shù)字開關(guān)（ispGDS）ispGDS22的結(jié)構(gòu)框圖ispGDS22的輸入/輸出單元（IOC）目的：為改變各ispPLD之間的連接及它們與外圍電路之間的連接，以實(shí)現(xiàn)邏輯功能的改變。8. 9 PLD的編程隨著PLD集成度的不斷提高，PLD的編程也日益復(fù)雜，設(shè)計(jì)的工作量也越來越大。在這種情況下，PLD的編程工作必須在開發(fā)系統(tǒng)的支持下才能完成。 一些PLD的生產(chǎn)廠商和軟件開發(fā)公司都研制有各種功能完善、高效率的PLD開發(fā)系統(tǒng)。其中有些系統(tǒng)還有較強(qiáng)的通用性。PL