《數(shù)字邏輯》課件第五章

1、5.1 PLD的基本概念5.2 現(xiàn)場可編程門陣列FPGA 5.3 在系統(tǒng)可編程ISP5.4 可編程邏輯的原理圖方式設(shè)計5.5 可編程邏輯的VHDL文本方式設(shè)計第5章 可編程邏輯返回目錄 5.1 PLD的基本概念5.1.1 可編程陣列5.1.2 PLD的類型5.1.1 可編程陣列圖5.1 與陣列圖5.2 例的與陣列編程圖5.3 或陣列圖5.4 例3的與-或陣列編程3.可編程連接技術(shù)圖5.5 SRAM 為基的與陣列概念 5.1.2 PLD的類型1.簡單可編程邏輯器件SPLD圖5.6 SPLD內(nèi)部結(jié)構(gòu)框圖2.復(fù)雜可編程邏輯器件CPLD圖5.7 CPLD結(jié)構(gòu)框圖5.2 現(xiàn)場可編程門陣列FPGA5.2.

2、1 FPGA的基本結(jié)構(gòu)5.2.2 可組態(tài)邏輯塊CLB5.2.3 SRAM為基礎(chǔ)的FPGA5.2.1 FPGA的基本結(jié)構(gòu)圖5.8FPGA的基本結(jié)構(gòu)框圖5.2.2 可組態(tài)邏輯塊CLB5.2.3 SRAM為基礎(chǔ)的FPGA圖5.12 可變FPGA配置的基本概念5.3 在系統(tǒng)可編程ISP5.3.1 ispLSI器件的體系結(jié)構(gòu)5.3.2 EPM7128S器件的體系結(jié)構(gòu)5.3.3 在系統(tǒng)編程原理5.3.1 ispLSI器件的體系結(jié)構(gòu)1.ispLSI 1032框圖和巨塊的組成圖 5.13 ispLSI 1032的體系結(jié)構(gòu)框圖和引腳圖2.通用邏輯塊GLB3.布線區(qū)圖 5.16 ORP邏輯圖4.輸入輸出單元IOC

3、圖 5.18 I/O單元工作組態(tài)圖 5.17 IOC的結(jié)構(gòu)框圖5.時鐘分配網(wǎng)絡(luò)圖5.19 時鐘設(shè)置網(wǎng)絡(luò)6.ispMACH 4000系列器件圖5.20 ispMACH 4000系列結(jié)構(gòu)框圖5.3.2 EPM7128S器件 EPM7128S是Altera公司MAX7000S系列中的一個器件，是在系統(tǒng)可編程的CPLD器件。具有以下特點： 采用CMOS E2PROM工藝，使用5V電源。 共128個宏單元，可用門數(shù)2500，8個功能邏輯塊。 具有PLCC（100個I/O引腳）封裝和TQFP封裝（ 64個I/O引腳）。 引腳能夠和5V器件、3.3V器件兼容。 EPM7128S的結(jié)構(gòu)EPM7128S由多個邏

4、輯陣列塊(LAB)組成，每個LAB包括16個宏單元(Macrocell)，多個LAB通過可編程連線陣列(PIA)連接，并與輸入、輸出和全局控制信號（時鐘、輸出使能）連接。1. 邏輯陣列塊(LAB)與LAB連接的輸入信號包括：來自PIA的36個輸入信號；用于寄存器控制的全局控制信號；從I/O引腳到可編程寄存器的直接輸入信號。2. 宏單元邏輯宏單元是實現(xiàn)組合邏輯和時序邏輯的基本單元，每個宏單元有邏輯陣列、乘積項選擇矩陣、可編程寄存器組成。組合邏輯在邏輯陣列中完成，每個宏單元提供5個乘積項。乘積項選擇矩陣允許這些乘積項在組合邏輯功能時作為“或”和“異或”的輸入，或者在寄存器功能時作為寄存器的復(fù)位、置

5、位、時鐘和時鐘允許信號。作為觸發(fā)器功能是，可編程寄存器可以配置成D、T、JK或者RS觸發(fā)器。觸發(fā)器的時鐘來源有三種：全局時鐘、時鐘允許信號控制的全局時鐘、乘積項產(chǎn)生的時鐘和I/O引腳時鐘信號。3. 可編程邏輯陣列PIAPIA用于專用輸入、I/O引腳和宏單元的輸入、輸出之間的互連。所有專用輸入、I/O引腳和宏單元的輸出都送到PIA，個可編程邏輯塊從PIA接收自己所需要的信號。4. I/O控制塊I/O控制塊允許每個引腳配置成輸入、輸出、雙向或是來自PIA的6個全局信號控制的三態(tài)使能輸出。5. EPM7128S引腳芯片具有JTAG接口，可以使用JTAG接口電纜實現(xiàn)在系統(tǒng)編程。5.3.3 在系統(tǒng)編程原

6、理1.在系統(tǒng)編程原理圖5.21 ispLSI器件的編程結(jié)構(gòu)轉(zhuǎn)換示意圖2.isp器件的編程方式圖5.22典型ISP編程電路 5.4 可編程邏輯的原理圖方式設(shè)計5.4.1 編程環(huán)境和設(shè)計流程圖5.4.2 設(shè)計輸入5.4.3 功能模擬5.4.4 綜合和實現(xiàn)（軟件）5.4.5 時序模擬5.4.6 器件下載5.4.1 編程環(huán)境和設(shè)計流程圖5.4.1 編程環(huán)境和設(shè)計流程圖2.設(shè)計流程圖圖 5.24 可編程邏輯設(shè)計流程 5.4.2 設(shè)計輸入圖5.25原理圖方式（a）和文本方式（b）設(shè)計同一邏輯電路5.4.3 功能模擬圖5.26 邏輯分段與結(jié)合的例子圖5.27功能模擬顯示圖5.4.4 綜合和實現(xiàn)（軟件）1.綜合階段圖5.28綜合階段的優(yōu)化例子2.實現(xiàn)階段5.4.5 時序模擬圖5.29時序模擬的假定例子5.4.6 器件下載圖5.30下載一個設(shè)計到目標器件 5.5 可編程邏輯的VHDL文本方式設(shè)計5.5.1 VHDL的基本概念5.5.2 VHDL的組合邏輯設(shè)計5.5.3 VHDL的時序邏輯設(shè)計5.5.1 VHDL的基本概念5.5.2 VHDL的組合邏輯設(shè)計1.VHDL編程中的數(shù)據(jù)流描述方法圖5.32 一個SOP形式邏輯電路2.VHDL編程中的結(jié)構(gòu)描述